JPS63245950A - 半導体チップをパッケージングするにあたって同一平面上を曲線状に延びるリードフレームのリードを階段状に曲げる方法 - Google Patents

半導体チップをパッケージングするにあたって同一平面上を曲線状に延びるリードフレームのリードを階段状に曲げる方法

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JPS63245950A JP62317287A JP31728787A JPS63245950A JP S63245950 A JPS63245950 A JP S63245950A JP 62317287 A JP62317287 A JP 62317287A JP 31728787 A JP31728787 A JP 31728787A JP S63245950 A JPS63245950 A JP S63245950A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路用半導体チップの製造に関するもので
、さらに詳細には、半導体チップのパッドにボンディン
グされるリードフレームの製造方法に関する。
従来の技術 半導体チップの製造の最終段階では、半導体チップがリ
ードフレームにボンディングされ、ワイヤがこのリード
フレームの各リードにボンディングされ、半導体チップ
とリードフレームの一部とがプラスチックパッケージに
モールドされ、隣接するパッケージが互いに切り離され
、各パッケージからはみ出したプラスチックと余分な材
料がトリミングにより除去される。
集積回路は、多くの手間のかかる工程を経て製造される
。まず、数百またはそれ以上の集積回路用チップを含む
シリコンウェハを製造する。チップを１つ１つテストし
て動作するものと動作しないものをはっきり区別する。
ウェハを水中で切断して個々のチップに分離する。テス
トに合格したチップをそれぞれリードフレームに取り付
ける。
導電性ワイヤを一度に１本の割合でリードフレームのリ
ードにボンディングする。各チップをプラスチックまた
はセラミックのパッケージ内に封止して保護する。最後
に、リードフレームの外側部分を切断し、トリミングし
、成形してこの外側部分の形状を完成させる。
従来は、直接ワイヤボンディング法によりボンディング
ワイヤを半導体チップにボンディングするのが一般的で
あった。この方法には、高温下でおよび／またはチップ
上の導電性パッドに高パワーの超音波をあてて、金また
はアルミニウムの合金からなるボンディングワイヤをボ
ンディングが実現されるまで強く押し付ける操作が含ま
れる。
この方法では一度に１本のワイヤしかボンディングする
ことができない。残念なことに、この方法を用いるので
あれば作業量と高価な材料の使用貴が極めて多くなる。
自動ワイヤボンディング装置も知られているが、この装
置には本来的な制約がある。考えうる最も高速の装置を
使用しても、様々な原因が重なって１時間あたりのワイ
ヤのボンディング数は必然的に制限される。
一般的なワイヤボンディング法を利用する場合において
も、チップをパッケージまたはリードフレームに堅固に
取り付けて、必要とされるボンディングがなされる間チ
ップが所定の位置に固定されている°ようにしなければ
ならない。また、この方法を実施するにあたってチップ
とリード９間の熱膨張率が丁度整合しているようにする
ため、リードには膨張率を制御した高価な合金を用いる
。
さもなければ、熱膨張の不整合性を相殺するために高価
で特殊な接着材を用いなければならない。
さらに、リードは金、銀、またはこれと同類の貴金属で
メッキして、ボンディングワイヤとリードの間の接続を
信頼性の高いものにする。
製造コストを大きく下げるとともに半導体チップを外部
導電性リードに接続する操作の自動化を促進する目的で
、新しい高度なリードフレーム技術が開発されている。
このリードフレーム技術によれば、リードフレームは薄
い金属ストリップまたはシートをエツチングまたはスタ
ンピングして、選択された半導体チップの設計に合わせ
て接続することができる所定の形状にする。リードフレ
ーム用の１本のストリップには、チップ数に合わせて複
数のリードフレームを形成することができる。
リードフレーム用ストリップは全体がほぼ平坦であり、
プラスチック内に封止した後には各チップのパッケージ
からリードフレームの一部がはみ出す。特に、リードフ
レームはパッケージの側部の前もって決められた所定の
高さの地点からはみ出している。外部にはみ出している
部分の中にはパッケージのリードの端部が含まれる。こ
のように外部にはみ出したリードは最終的には曲げられ
て適当なコネクタに挿入される。
実際には、リードフレームの長手方向に沿って所定数の
リードフレーム部分が隣接して含まれていると考えられ
る。各リードフレーム部分には、リードフレームの内側
リードの端部と外側リードの開始部を規定する周辺部（
ダムバー（ｄａｍｂａｒ）　）が含まれる。
さらに、各リードフレームの内側端部は半導体チップの
コンタクトパッドと電気的に接続できるように設計され
ている。場合によっては、半導体チップ自体に誘電性ポ
リイミド層が形成されている。いわゆる導電性スルーホ
ールがこの誘電層を貫通して、半導体チップ自体の対応
する金属コンタクトまで達している。
このようにして、チップのサイズ、リードの数、必要と
されるコンタクトパッドの数に関係なく、あらゆるチッ
プの所定のアレイまたはパターンのコンタクトパッドを
リードフレームの内側端部に接合することができる。
リードフレームの形状で変えることができるのは、この
リードフレームにボンディングされるチップの上面の高
さである。この結果、リードフレームの形状とパッケー
ジからこのリードフレームがはみ出す高さ位置が影響を
受ける。このはみ出しの高さ位置は、類似したチップ製
品では規格化されているのが普通である。
問題点を解決するための手段 本発明によれば、同一平面内で曲がりながら内側に向か
って延びている所定数の内側リードを含むリードフレー
ムのこれら内側リードは、プラスチック内にパッケージ
される前に段状に曲げられる。特に、この曲げ成形は、
リードフレームの中央周辺部内の内側リードの特に外側
に向いた部分でなされる。この結果、このリードフレー
ムの中心部の弾性力をあらかじめ均等にすることができ
る。
さらに詳しく説明すると、上記リードフレームの中央周
辺部の内側で階段が形成される。この階段は、このリー
ドフレームの各リードごとに直線部分を曲げることによ
って形成する。
実施例 第１図は、複数のリードフレーム１３が長手方向に形成
されたリードフレーム用ストリップの図である。これら
リードフレーム１３は、導電性金属ストリップの素材を
周知の金属加工技術に従ってスタンピングまたはエツチ
ングすることにより製造する。
リードフレーム１３には、内側リード１５、外側リード
１６、それに中央周辺部が含まれる。各内側リード１５
は外側リード１６のいずれか１本に対応している。リー
ドフレームの所定の部分は製造中にトリミングにより最
終的に切り離される。
例えば、各リードフレーム１３の外側周辺部２１はいわ
ゆるトリム成形工程で切り離される。このトリム成形工
程は、モールド操作後の製造の最終段階に近い工程であ
る。
第２図かられかるように、内側リード１５の内側端部１
５″は最初は先端が接続片１９に接続されている。選択
された半導体チップに内側端部１５”をボンディングす
るためにはボンディング操作前に接続片１９を切り離す
必要がある。
それぞれの外側リードは直線的かつ規則的な形状をして
いる。一方、各内側リードは同一平面上で渦巻き状に曲
がっている。実際、内側リードはいずれもリードフレー
ムの周辺部から内側端部に向かって蛇行をして第２図に
示すようなパターンを形成している。この蛇行により、
ボンディング作業中に各内側リードが選択された半導体
チップの対応するパッド表面に均等に支持されるよう、
それぞれの内側リードには所望の弾性定数が与えられて
いる。
各内側端部１５°は、比較的面債の狭い半導体チップ上
の所定のパッドパターンに適合した配置にされている。
このため内側端部同士は互いに接近している。しかし、
リードは、リードフレームの中心から中央周辺部に向か
うにつれ、あるいはさらにその外側に向かうにつれ相互
の間隔がかなり拡がっている。
従って、リードフレームの中央周辺部の隅の部分に接続
された内側リード１５は全長が最大であり、この中央周
辺部の中間部に接続された内側リードはこれよりも全長
が短い。このため、リードフレームの中央周辺部の隅の
部分に接続された内側リードの曲がり方は、他の部分に
接続された内側リードとは異なる。
内側リード同士の長さの差があるとはいえ、実質的な弾
性定数はすべての内側リードについて等しいことが望ま
しい。
第１図かられかるように、各内側リードには曲線部分と
゛直線部分がある。曲線部分の多くは１８０度曲がって
ふり、それ以外の曲線部分は９０度曲がっているだけで
ある。
上方を向いたリードをこのリードのまっすぐ上方を向い
た部分のある一地点でこのリードの方向と垂直な軸線の
まわりに曲げる場合には、このリードのバネとしての効
果が低下したり失われたりすることはない。
例えば第１図に示されたリードフレームにおいては、こ
のリードフレームの中央周辺部の内側の内側リードの真
っ直ぐな部分で曲げられている。
また、他の内側リードの内側端部は１８０度曲げられた
部分の９０度曲げられた部分に形成されている。
さらに、各内側端部は、半導体チップのパッドとのボン
ディングのために表面が平坦にされている。
このような構成においては、各内側リードはリードフレ
ームの中央周辺部の近傍で下方に曲げられ、この部分に
続く部分は水平に曲げられる。
本発明が図面を参照して説明した上記の実施例に限定さ
れることはなく、特許請求の範囲に規定された本発明の
新しいアイデアの本質および範囲をはずれることなく様
々な変更例や変形例を考えることができる。
【図面の簡単な説明】
第１図は、分割前のリードフレームストリップの平面図
である。 第２図は、ストリップから分離された後の単一のリード
フレームの拡大平面図である。 （主な参照番号） １３・・リードフレーム、 １５・・内側リード、　　　１５’　　・・内側端部、
１６・・外側リード、　　　１９・・接続片、２１・・
外側周辺部 特許出願人　トムソン　コンポーネンツーモステック　
コーポレーション

Claims (4)

    【特許請求の範囲】
  1. （１）半導体チップの製造に使用するリードフレームを
    作製するために、導電材料からなる平坦なリボンを金属
    のスタンピング技術またはエッチング技術を用いて複数
    のリードフレームを作製し、このときこのリードフレー
    ムが、外側に向かって延びる複数の外側リードと、内側
    に向かって延びる複数の内側リードと、これら外側リー
    ドと内側リードとを接続する中央周辺部とを有し、かつ
    、該外側リードはグループ分けされて各グループ内の外
    側リードが平面直角座標軸に沿って延びるとともに内側
    リードはリードフレーム平面内で渦巻き状に曲がるよう
    にパターニングし、上記内側リードを連続的に鋭角に曲
    げて該内側リードの面を上記リードフレーム平面と平行
    になるように階段状にずらして、半導体チップの対応す
    るパッドに効果的にボンディングされる際に安定した弾
    性力を有するよう上記内側リードを曲げる操作を含む方
    法において、上記各内側リードを、該内側リードを全体
    として見た場合に向いている方向と同じ方向を向いた部
    分でこの方向と同じ方向に鋭角に曲げることを特徴とす
    る方法。
  2. （２）上記各内側リードのうちの１８０度曲げられてい
    る部分を含む内側リードの９０度曲げられている部分に
    上記段を形成する操作を含むことを特徴とする特許請求
    の範囲第１項に記載の方法。
  3. （３）導電性材料からなる平坦なリボンから製造されて
    おり、外側に向かって延びる所定数の外側リードと、内
    側に向かって延びる所定数の内側リードと、これら外側
    リードと内側リードとを接続する中央周辺部とが含まれ
    、かつ、該外側リードはグループ分けされて各グループ
    内の外側リードが平面直角座標軸に沿って延びるととも
    に内側リードにはリードフレーム平面内で１８０度曲げ
    られている部分が含まれるリードフレームであって、上
    記各内側リードは、上記中央周辺部内において連続的に
    曲げられるとともに直線的にも曲げられて、半導体チッ
    プの対応するパッドに効果的にボンディングされるよう
    に安定した所定の弾性力をもった段を形成しており、さ
    らに、上記各内側リードは、該内側リードを全体として
    見た場合に向いている方向と同じ方向を向いた部分で、
    平面直角座標軸に沿ったリードの方向に直角に曲げられ
    ていることを特徴とするリードフレーム。
  4. （４）上記各内側リードのうちの１８０度曲げられてい
    る部分を含む内側リードの９０度曲げられている部分に
    上記段が形成されていることを特徴とする特許請求の範
    囲第３項に記載のリードフレーム。
JP62317287A 1986-12-15 1987-12-15 半導体チップをパッケ―ジングするにあたって同一平面上を曲線状に延びるリ―ドフレ―ムのリ―ドを階段状に曲げる方法 Expired - Fee Related JP2520860B2 (ja)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034591A (en) * 1988-03-22 1991-07-23 Amdahl Corporation Tape automated bonding leads having a stiffener and a method of bonding with same
US5184207A (en) * 1988-12-07 1993-02-02 Tribotech Semiconductor die packages having lead support frame
US5432127A (en) * 1989-06-30 1995-07-11 Texas Instruments Incorporated Method for making a balanced capacitance lead frame for integrated circuits having a power bus and dummy leads
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
US5177856A (en) * 1990-02-01 1993-01-12 Cryptec, Inc. Method of making a shield for a printed circuit board
JP3033227B2 (ja) * 1990-05-08 2000-04-17 セイコーエプソン株式会社 半導体装置
JPH05206365A (ja) * 1992-01-30 1993-08-13 Fuji Electric Co Ltd 半導体装置およびその組立用リードフレーム
US5155065A (en) * 1992-03-16 1992-10-13 Motorola, Inc. Universal pad pitch layout
US6362426B1 (en) 1998-01-09 2002-03-26 Micron Technology, Inc. Radiused leadframe
JP4388806B2 (ja) * 2001-08-21 2009-12-24 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 放射線放出構成部材のためのケーシング及び導体フレーム、放射線放出構成部材、放射線放出構成部材を備えたディスプレイ装置及び／又は照明装置
US7105383B2 (en) * 2002-08-29 2006-09-12 Freescale Semiconductor, Inc. Packaged semiconductor with coated leads and method therefore
US6933209B2 (en) * 2003-12-24 2005-08-23 Super Talent Electronics Inc. Stacking memory chips using flat lead-frame with breakaway insertion pins and pin-to-pin bridges

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5615057A (en) * 1979-07-18 1981-02-13 Nec Corp Lead frame

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3736367A (en) * 1971-04-09 1973-05-29 Amp Inc Lead frames and method of making same
US4026008A (en) * 1972-10-02 1977-05-31 Signetics Corporation Semiconductor lead structure and assembly and method for fabricating same
DE2840973A1 (de) * 1978-09-20 1980-03-27 Siemens Ag Verfahren zur herstellung pruefbarer halbleiter-miniaturgehaeuse in bandform
NL8202154A (nl) * 1982-05-26 1983-12-16 Asm Fico Tooling Geleiderframe.
US4722060A (en) * 1984-03-22 1988-01-26 Thomson Components-Mostek Corporation Integrated-circuit leadframe adapted for a simultaneous bonding operation
JPS6132452A (ja) * 1984-07-25 1986-02-15 Hitachi Ltd リ−ドフレ−ムとそれを用いた電子装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5615057A (en) * 1979-07-18 1981-02-13 Nec Corp Lead frame

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Publication number Publication date
JP2520860B2 (ja) 1996-07-31
US4743956A (en) 1988-05-10
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EP0274313A1 (en) 1988-07-13

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