JPS63245599A - ２線式通信装置用伝送方法 - Google Patents
２線式通信装置用伝送方法Info
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- JPS63245599A JPS63245599A JP7820287A JP7820287A JPS63245599A JP S63245599 A JPS63245599 A JP S63245599A JP 7820287 A JP7820287 A JP 7820287A JP 7820287 A JP7820287 A JP 7820287A JP S63245599 A JPS63245599 A JP S63245599A
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Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２線式通信装置用伝送方法、たとえばディジタ
ル式差圧伝送器の差圧信号を出力する伝送方法等に好適
な２線式通信装置用伝送方法に関する。
ル式差圧伝送器の差圧信号を出力する伝送方法等に好適
な２線式通信装置用伝送方法に関する。
従来のディジタル式伝送器に於ける出力信号をマイコン
からセットする方法は特開昭５９−７２０９に記載のよ
うにマイコンから４−４−２ＯのＤ／Ａ変換器に出力す
る方法であった。しかし、高精度の出力信号を得るため
には高価なり／Ａ変換器が必要となる。伝送器の使用方
法、且つ集積回路化するに適したＤ／Ａ変換器の回路設
計に対する配慮に不足していた。
からセットする方法は特開昭５９−７２０９に記載のよ
うにマイコンから４−４−２ＯのＤ／Ａ変換器に出力す
る方法であった。しかし、高精度の出力信号を得るため
には高価なり／Ａ変換器が必要となる。伝送器の使用方
法、且つ集積回路化するに適したＤ／Ａ変換器の回路設
計に対する配慮に不足していた。
従来のディジタル式伝送器においてマイコンから差圧情
報を出力するＤ／Ａ変換器の特性はアナログ式の方式を
ディジタル式に置き替えたもので干渉がない動作レンジ
の調整が出来る程度のものテアル・また、ディジタル式
でアナログ式と同程度の４．２０ｍＡ調整をおこなうた
めにはビット長の大きいＤ／Ａ変換器が必要である。し
かも。
報を出力するＤ／Ａ変換器の特性はアナログ式の方式を
ディジタル式に置き替えたもので干渉がない動作レンジ
の調整が出来る程度のものテアル・また、ディジタル式
でアナログ式と同程度の４．２０ｍＡ調整をおこなうた
めにはビット長の大きいＤ／Ａ変換器が必要である。し
かも。
大きいビット長のＤ／Ａ変換器は集積回路化に適してい
ないため高価なものとなる０本発明の目的はこのような
、伝送器の各々の使用状態における出力信号に対する要
求精度を満足し、且つ、集積回路化に適し、さにに将来
のディジタル伝送にも容易に対処できる２線式通信装置
用伝送方法を提供することにある。
ないため高価なものとなる０本発明の目的はこのような
、伝送器の各々の使用状態における出力信号に対する要
求精度を満足し、且つ、集積回路化に適し、さにに将来
のディジタル伝送にも容易に対処できる２線式通信装置
用伝送方法を提供することにある。
上記目的は、たとえば必要とする精度より低いビット数
のＤ／Ａ変換器と、Ｄ／Ａ変換器の出力をサンプルホー
ルドする回路を２個、その２個電圧を時分割で出力する
回路を備え、出力すべきディジタル値の上位のビットを
Ｄ／Ａ変換器に、下位のビットを時分割制御回路の時比
率制御値として与える方式によって高分解能のＤ／Ａ変
換器を達成できる。
のＤ／Ａ変換器と、Ｄ／Ａ変換器の出力をサンプルホー
ルドする回路を２個、その２個電圧を時分割で出力する
回路を備え、出力すべきディジタル値の上位のビットを
Ｄ／Ａ変換器に、下位のビットを時分割制御回路の時比
率制御値として与える方式によって高分解能のＤ／Ａ変
換器を達成できる。
すなわち本発明は、プロセス変量を計測演算処理して、
前記プロセス変量に対応したデータを、電源の電流変化
として通信する２線式の通信系にあって、Ｄ／Ａ変換器
と、このＤ／Ａ変換器に与えるデータを制御して少なく
とも２個以上のアナログ信号を時分割で出力できる制御
回路とを備えたものにおいて、プロセス変量を量子化し
た第１のディジタル値信号と、プロセス変量計測演算の
ディジタル制御信号あるいは第１のディジタル値信号を
補う第２の量子化ディジタル値信号を前記制御回路に与
え、プロセス変量を表わす第１量子化信号をＤ／Ａ変換
した第１のアナログ信号にパルス幅変調またはパルスコ
ード変調した第２のアナログ量を重畳するようにしたも
のである。
前記プロセス変量に対応したデータを、電源の電流変化
として通信する２線式の通信系にあって、Ｄ／Ａ変換器
と、このＤ／Ａ変換器に与えるデータを制御して少なく
とも２個以上のアナログ信号を時分割で出力できる制御
回路とを備えたものにおいて、プロセス変量を量子化し
た第１のディジタル値信号と、プロセス変量計測演算の
ディジタル制御信号あるいは第１のディジタル値信号を
補う第２の量子化ディジタル値信号を前記制御回路に与
え、プロセス変量を表わす第１量子化信号をＤ／Ａ変換
した第１のアナログ信号にパルス幅変調またはパルスコ
ード変調した第２のアナログ量を重畳するようにしたも
のである。
プロセスの伝送データの更新間隔に比較して、時分割し
て送信する２つの電圧を変更間隔を十分高速に伝送する
ことで、検出端では高精度のＤ／Ａ変換器で送信された
のと同等の結果が得られる。
て送信する２つの電圧を変更間隔を十分高速に伝送する
ことで、検出端では高精度のＤ／Ａ変換器で送信された
のと同等の結果が得られる。
そこで、ビット数を分割することで集積回路化に適して
いないアナログ部分の回路規模を縮小すること力１でき
、低コストで高性能の伝送器用のＤ／Ａ変換器が実現で
きる。
いないアナログ部分の回路規模を縮小すること力１でき
、低コストで高性能の伝送器用のＤ／Ａ変換器が実現で
きる。
マイコンからＤ／Ａ変換器にセットする値の制御方法を
変更すると次のモード切り替えが可能である。
変更すると次のモード切り替えが可能である。
１）アナログ信号だけの伝送。
２）アナログ信号にディジタル信号を重畳させた伝送。
３）ディジタル信号だけの伝送。
以下１本発明の一実施例を図面を用いて説明する。第１
図は本発明を採用したディジタル式伝送器のブロック図
である。マイクロコンピュータ（以下マイコンと略す）
１はプロセスの差圧、温度、静圧の情報を受圧部２で電
気信号に変換し。
図は本発明を採用したディジタル式伝送器のブロック図
である。マイクロコンピュータ（以下マイコンと略す）
１はプロセスの差圧、温度、静圧の情報を受圧部２で電
気信号に変換し。
アナログ／ディジタル変換器（以下Ａ／Ｄ変換器と略す
）３でディジタル値に変換して得る。ここで、得られた
情報はあらかじめマイコン内に記憶しておいた手順で処
理されディジタル／アナログ変換器（以下、Ｄ／Ａ変換
器と略す。）６、電圧−電流変換器（以下、Ｖ−Ｉ変換
器と略す。）７を介して伝送される。第１図における１
２ビツトＡ／Ｄ変換器は２” Ｒ形１０ビットＤ／Ａ変
換器４と逐次比較１２ビツトＡ／Ｄユニツトで構成され
る。この１２ビツトＡ／Ｄ変換器の詳細は特許公開公報
昭５７−１３８１３号２名称：アナログディジタル変換
器で述べられている。
）３でディジタル値に変換して得る。ここで、得られた
情報はあらかじめマイコン内に記憶しておいた手順で処
理されディジタル／アナログ変換器（以下、Ｄ／Ａ変換
器と略す。）６、電圧−電流変換器（以下、Ｖ−Ｉ変換
器と略す。）７を介して伝送される。第１図における１
２ビツトＡ／Ｄ変換器は２” Ｒ形１０ビットＤ／Ａ変
換器４と逐次比較１２ビツトＡ／Ｄユニツトで構成され
る。この１２ビツトＡ／Ｄ変換器の詳細は特許公開公報
昭５７−１３８１３号２名称：アナログディジタル変換
器で述べられている。
１４ビツトＤ／Ａ変換器は前記２１Ｒ形１０ビツトＤ／
Ａ変換器４と１４ビツトＤ／Ａ変換ユニツト６で構成さ
れる。ここで第２図に前記１４ビツトＤ／Ａ変換器の回
路構成の一例を示す。出力すべきアナログ電圧：Ｖｏｕ
ｔはマイコンでディジタル値に変換して、マイコンパス
、インターフェイス５を介して、レジスタＨ９，レジス
タＬＩＯ及びリングカウンタ１１に各々Ｄｏ 、 Ｄｔ
、 、 Ｄ。
Ａ変換器４と１４ビツトＤ／Ａ変換ユニツト６で構成さ
れる。ここで第２図に前記１４ビツトＤ／Ａ変換器の回
路構成の一例を示す。出力すべきアナログ電圧：Ｖｏｕ
ｔはマイコンでディジタル値に変換して、マイコンパス
、インターフェイス５を介して、レジスタＨ９，レジス
タＬＩＯ及びリングカウンタ１１に各々Ｄｏ 、 Ｄｔ
、 、 Ｄ。
のデータをセットする。マイコンのＤｏ 、 ＤＬ 。
Ｄｏの計算方法を以下に示す。
入力パラメータ
Ｄ／Ａ変換器のビット数 二Ｎ
レジスタＨ，Ｌのビット数 ：ＮＨ
リングカウンタのビット数 ： ＮＬ：Ｎ−Ｎ。
出力スヘキ電圧 ： Ｖｏｕｔ （ｖｏｌｔ
）ＺｎＲ形Ｄ／りの基準電圧 ： Ｖｒｅｘ （ｖｏｌ
ｔ）澁πｆ二久 レジスタＨデータ ：ＤＨ レジスタＬデータ ：ＤＬ クリングウンタデータ ：ＤＤ ここで、上記の式でＩＮＴ（）は整数化処理をあられす
。タイミングジェネレータ１２はマイコンのクロック信
号からレジスタＨ９，レジスタＬＩＯの出カイネーブル
信号、Ｈホールド信号。
）ＺｎＲ形Ｄ／りの基準電圧 ： Ｖｒｅｘ （ｖｏｌ
ｔ）澁πｆ二久 レジスタＨデータ ：ＤＨ レジスタＬデータ ：ＤＬ クリングウンタデータ ：ＤＤ ここで、上記の式でＩＮＴ（）は整数化処理をあられす
。タイミングジェネレータ１２はマイコンのクロック信
号からレジスタＨ９，レジスタＬＩＯの出カイネーブル
信号、Ｈホールド信号。
Ｌホールド信号、リングカウンタロック信号を発生する
。第３図にそのタイミングチャートを表している。その
動作は、レジスタＨの出力ＤＨが前記２°Ｒ形Ｄ／Ａ変
換器４に入力され、２ｎＲ形Ｄ／Ａ変換器４の出力電圧
はＶＨとなりそのｖＨの電圧はサンプル＆ホールドＨ回
路１３で保持される。次にレジスタＬの出力ＤＬが前記
２” Ｒ形り／Ａ変換器４に入力され、２” Ｒ形り／
Ａ変換器４の出力電圧はｖしとなりそのＶＬの電圧はサ
ンプルホールドし回路１４で保持される。前記タイミン
グジェネレータ１２は予め定められた周期でこの動作を
繰り返す。このようにして作られたＶｎ ｐ ＶＬの電
圧は、出力セレクト５ＷＩ５に入力され、リングカウン
タ１１の出力でどちらかが選択出力される。この時の上
記の計算例におけるＶＨ、ＶＬは次のようになる。
。第３図にそのタイミングチャートを表している。その
動作は、レジスタＨの出力ＤＨが前記２°Ｒ形Ｄ／Ａ変
換器４に入力され、２ｎＲ形Ｄ／Ａ変換器４の出力電圧
はＶＨとなりそのｖＨの電圧はサンプル＆ホールドＨ回
路１３で保持される。次にレジスタＬの出力ＤＬが前記
２” Ｒ形り／Ａ変換器４に入力され、２” Ｒ形り／
Ａ変換器４の出力電圧はｖしとなりそのＶＬの電圧はサ
ンプルホールドし回路１４で保持される。前記タイミン
グジェネレータ１２は予め定められた周期でこの動作を
繰り返す。このようにして作られたＶｎ ｐ ＶＬの電
圧は、出力セレクト５ＷＩ５に入力され、リングカウン
タ１１の出力でどちらかが選択出力される。この時の上
記の計算例におけるＶＨ、ＶＬは次のようになる。
Ｖｎ＝Ｖｒｅｔ／２”’申Ｄ）Ｉ＝５／ １０２４ 串
４１０＝２．００１９５３１ ｖｏｌｔＶｊ＝Ｖｒｅｎ
／２”Ｉ Ｄし＝５／１０２４申４０９ ＝１．９９７
０７０３ ｖｏｌｔ第４図はＶ）Ｉ 、 ＶＬの電圧が
選択されるタイミングをリングカウンタ１１のクロック
信号、リングカウンタ出力及びＤ／Ａ変換器の出力信号
で表したものである。このリングカウンタ１１は出力信
号のハイレベル信号時間Ｔｚをリングカウンタクロック
のＤｏ倍となるように動作する時比率制御回路であり、
繰り返し周期Ｔ−はリングカウンタクロックの２ＮＬ倍
である。そこで、２” Ｒ形１０ビットＤ／Ａ変換器と
１４ビツトＤ／Ａ変換ユニツト６による１４ビツトＤ／
Ａ変換器の出力Ｖｏ＾は、繰り返し周期ＴでＶｎｆｌ圧
をＴｚ待時間ｖし電圧を（Ｔ−Ｔ、）時間出力する信号
となる。そのＶｏ＾の平均値Ｖ＾は次のようにあられさ
れる。
４１０＝２．００１９５３１ ｖｏｌｔＶｊ＝Ｖｒｅｎ
／２”Ｉ Ｄし＝５／１０２４申４０９ ＝１．９９７
０７０３ ｖｏｌｔ第４図はＶ）Ｉ 、 ＶＬの電圧が
選択されるタイミングをリングカウンタ１１のクロック
信号、リングカウンタ出力及びＤ／Ａ変換器の出力信号
で表したものである。このリングカウンタ１１は出力信
号のハイレベル信号時間Ｔｚをリングカウンタクロック
のＤｏ倍となるように動作する時比率制御回路であり、
繰り返し周期Ｔ−はリングカウンタクロックの２ＮＬ倍
である。そこで、２” Ｒ形１０ビットＤ／Ａ変換器と
１４ビツトＤ／Ａ変換ユニツト６による１４ビツトＤ／
Ａ変換器の出力Ｖｏ＾は、繰り返し周期ＴでＶｎｆｌ圧
をＴｚ待時間ｖし電圧を（Ｔ−Ｔ、）時間出力する信号
となる。そのＶｏ＾の平均値Ｖ＾は次のようにあられさ
れる。
ＶＡ：（ＶＨ＊ Ｄｏ＋ＶＬ（２ＮＬ−Ｄｏ））／２”
＝（２，００１９５３１＊ ９ ＋１．９９７０７０３
（１６−９）／ １６＝ １６．０１５６２５＋ １５
．９７６５６３＝ １．９９９８１６９（ｖｏｌｔ）と
なり、１４ビツトの２ｎＲ形Ｄ／Ａ変換器の出力７１番 Ｖ１４＝Ｉ ＮＴ（２，０／（５，０傘２−１４）傘（
５＊ ２−”）＝１．９９９８１６９（ｖｏｌｔ）と等
しくなる。以上のことから、この信号の平均値は出力す
べきＶ ｏ ｕ を電圧を２Ｎの分解能で表したことに
なる。差圧伝送器では、この電圧をＶ−■変換器７で電
流に変換して伝送する。そこで、必要となる分解能より
低い２ＩＲ形１０ビツトＤ／Ａ変換器４を利用して高い
分解能のＤ／Ａ変換器を実現できる。前記の１２ビツト
Ａ／Ｄ変換器は同様に必要となる分解能より低い２”
Ｒ形１０ビットＤ／Ａ変換器を利用して高い分解能のＡ
／Ｄ変換器であり、１個の２’ Ｒ形１０ビットＤ／Ａ
変換器を時分割に使用することで高分解能のＡ／Ｄ変換
器およびＤ／Ａ変換器が同時にえられる。
＝（２，００１９５３１＊ ９ ＋１．９９７０７０３
（１６−９）／ １６＝ １６．０１５６２５＋ １５
．９７６５６３＝ １．９９９８１６９（ｖｏｌｔ）と
なり、１４ビツトの２ｎＲ形Ｄ／Ａ変換器の出力７１番 Ｖ１４＝Ｉ ＮＴ（２，０／（５，０傘２−１４）傘（
５＊ ２−”）＝１．９９９８１６９（ｖｏｌｔ）と等
しくなる。以上のことから、この信号の平均値は出力す
べきＶ ｏ ｕ を電圧を２Ｎの分解能で表したことに
なる。差圧伝送器では、この電圧をＶ−■変換器７で電
流に変換して伝送する。そこで、必要となる分解能より
低い２ＩＲ形１０ビツトＤ／Ａ変換器４を利用して高い
分解能のＤ／Ａ変換器を実現できる。前記の１２ビツト
Ａ／Ｄ変換器は同様に必要となる分解能より低い２”
Ｒ形１０ビットＤ／Ａ変換器を利用して高い分解能のＡ
／Ｄ変換器であり、１個の２’ Ｒ形１０ビットＤ／Ａ
変換器を時分割に使用することで高分解能のＡ／Ｄ変換
器およびＤ／Ａ変換器が同時にえられる。
このことは、集積回路化において、回路規模を小さくす
ることができ消費電力、コスト低減などで有益なものと
なる。
ることができ消費電力、コスト低減などで有益なものと
なる。
第５図にアナログのサンプルホールドを使用しないで本
発明を実施する回路構成を示す。出力すべき電圧から上
位デコーダ１７．下位デコーダ１８にセットする値は上
記計算手法と同様で上位デコーダにはＤＬ 、下位デコ
ーダにはＤＯをセットする。第６図に上位デコーダ、下
位デコーダの入力信号と出力信号の関係を示す真理値表
をしめす。上位デコーダの出力はハイレベルの出力が１
箇所でその１が入力の値で移動する形のデコーダである
。下位デコーダは入力値の位置までハイレベルが出力さ
れる形のデコーダである。また、Ｄ／Ａデコーダ１９は
上位デコーダからのデータをシフト入力がハイレベルで
ハイレベル出力位置が上位にシフト、ロウレベルで下位
にシフトするように動作するパラレル・イン・パラレル
・アウト・シフトレジスタである。リングカウンタ２ｏ
は第２図のリングカウンタと同じ動作をする。二二で２
” Ｒ形り／Ａ変換器の出力電圧の切り替えはＤ／Ａデ
コーダで行なうから、Ｄしの位置に相当する電圧すなわ
ちｖしとリングカウンタでシフトした位置Ｄｃ＋１すな
オ〕ちＤ＋−１の位置に相当する電圧Ｖ Ｈが（２ＮＬ
−Ｄｏ）対Ｄｏの比率で出力される。動作波形は第４図
と同様である。この例は２ｎＲ形Ｄ／Ａ変換器部分を除
いては全てディジタル回路であるので集積回路化の点で
は第２図の回路構成より有利となる。
発明を実施する回路構成を示す。出力すべき電圧から上
位デコーダ１７．下位デコーダ１８にセットする値は上
記計算手法と同様で上位デコーダにはＤＬ 、下位デコ
ーダにはＤＯをセットする。第６図に上位デコーダ、下
位デコーダの入力信号と出力信号の関係を示す真理値表
をしめす。上位デコーダの出力はハイレベルの出力が１
箇所でその１が入力の値で移動する形のデコーダである
。下位デコーダは入力値の位置までハイレベルが出力さ
れる形のデコーダである。また、Ｄ／Ａデコーダ１９は
上位デコーダからのデータをシフト入力がハイレベルで
ハイレベル出力位置が上位にシフト、ロウレベルで下位
にシフトするように動作するパラレル・イン・パラレル
・アウト・シフトレジスタである。リングカウンタ２ｏ
は第２図のリングカウンタと同じ動作をする。二二で２
” Ｒ形り／Ａ変換器の出力電圧の切り替えはＤ／Ａデ
コーダで行なうから、Ｄしの位置に相当する電圧すなわ
ちｖしとリングカウンタでシフトした位置Ｄｃ＋１すな
オ〕ちＤ＋−１の位置に相当する電圧Ｖ Ｈが（２ＮＬ
−Ｄｏ）対Ｄｏの比率で出力される。動作波形は第４図
と同様である。この例は２ｎＲ形Ｄ／Ａ変換器部分を除
いては全てディジタル回路であるので集積回路化の点で
は第２図の回路構成より有利となる。
第７図にアナログ、ディジタルの双方を伝送可能とする
出力切替回路を示す、第８図に、そのタイムチャートを
示す。アナログデータを伝送するときのシフトレジスタ
２１に与えるデータの計算式を下記に示す。
出力切替回路を示す、第８図に、そのタイムチャートを
示す。アナログデータを伝送するときのシフトレジスタ
２１に与えるデータの計算式を下記に示す。
入力パラメータ
Ｄ／Ａ変換器のビット数 二Ｎ
２”Ｒ形り／ＡＩ）ビット数 ：Ｈ
時比率制御のビット数 ：Ｌ＝Ｎ−Ｈシフトレジス
タのビット長 二Ｒ＝３拳２Ｌ出力すべき電圧
： Ｖｏ（ｖｏｌｔ）２パＲ形Ｄ／Ａの基準電圧
： Ｖｒ（ｖｏｌｔ）クロック信号周波数 ：ｆ
ｃ（Ｈｚ）搬裏ｆ二り 出力電圧 高圧側Ｄ／Ａデータ ：ＤＨ出力電圧 低圧
側Ｄ／Ａデータ ：Ｄム時比率制御データ
：ＤＤ且ユ求 ＤＬ＝ＩＮＴ （ＶＯ／Ｖｒ傘２Ｈ） ＩＤ）ｌ：
ＤＬ＋３ Ｄｏ＝ＩＮＴ （Ｖｏ／Ｖｒ傘２’） Ｄｃ、率２Ｌ
Ｔ ＝ Ｒ／ ｆｃ （ｓｅｅ） 計算例） Ｖｒ＝ ５．０００ｖｏｌｔ 、 Ｖｏ＝ ２．０００
ｖｏｌｔＶ ＝１４．Ｈ＝１０．Ｌ＝４、ノドきＲ＝３
傘２’＝４８ ＤＬ＝ Ｉ ＮＴ （２／ ５ 傘 ２１０）−１
＝４０８ＤＨ＝４０８＋３＝４１１ Ｄｏ＝（２，０１５，０傘２工’−４０８傘２４）＝６
５５３−６５２８＝２５ ｆｃ＝１（ＭＨｚ） Ｔ ＝４８／（１＊ １０６）＝４８（μ５ｅｃ）Ｖ
Ｌ＝５／ １０２４ ’ａ ４０８＝１．９９２１８７
５ ｖｏｌｔ平均値 Ｖ Ａ ＝ （Ｖ ｏ本Ｄ ｏ
＋ Ｖ Ｌ傘（Ｒ−Ｄｏ））／ Ｒ＝ （５０，１７
０８９７＋４５．８２０３１３）／ ４８＝１．９９９
８１６９ ｖｏｌｔ シフトレジスタ２１は、アナログデータはパラレル、デ
ィジタルデータはシリアルで入力する、また、アナログ
及びディジタルの切り替え信号でモードは切り替えられ
る。上記の式より、アナログモードにおける時比率制御
データＤＤは１６から３２の範囲を保つようにＶｏ 、
ＶＬの値を変化させる。この様な動作により、受信装置
により該信号の平均値の分解能は２１Ｒ形Ｄ／Ａ変換器
の出力を２し分割することができる。
タのビット長 二Ｒ＝３拳２Ｌ出力すべき電圧
： Ｖｏ（ｖｏｌｔ）２パＲ形Ｄ／Ａの基準電圧
： Ｖｒ（ｖｏｌｔ）クロック信号周波数 ：ｆ
ｃ（Ｈｚ）搬裏ｆ二り 出力電圧 高圧側Ｄ／Ａデータ ：ＤＨ出力電圧 低圧
側Ｄ／Ａデータ ：Ｄム時比率制御データ
：ＤＤ且ユ求 ＤＬ＝ＩＮＴ （ＶＯ／Ｖｒ傘２Ｈ） ＩＤ）ｌ：
ＤＬ＋３ Ｄｏ＝ＩＮＴ （Ｖｏ／Ｖｒ傘２’） Ｄｃ、率２Ｌ
Ｔ ＝ Ｒ／ ｆｃ （ｓｅｅ） 計算例） Ｖｒ＝ ５．０００ｖｏｌｔ 、 Ｖｏ＝ ２．０００
ｖｏｌｔＶ ＝１４．Ｈ＝１０．Ｌ＝４、ノドきＲ＝３
傘２’＝４８ ＤＬ＝ Ｉ ＮＴ （２／ ５ 傘 ２１０）−１
＝４０８ＤＨ＝４０８＋３＝４１１ Ｄｏ＝（２，０１５，０傘２工’−４０８傘２４）＝６
５５３−６５２８＝２５ ｆｃ＝１（ＭＨｚ） Ｔ ＝４８／（１＊ １０６）＝４８（μ５ｅｃ）Ｖ
Ｌ＝５／ １０２４ ’ａ ４０８＝１．９９２１８７
５ ｖｏｌｔ平均値 Ｖ Ａ ＝ （Ｖ ｏ本Ｄ ｏ
＋ Ｖ Ｌ傘（Ｒ−Ｄｏ））／ Ｒ＝ （５０，１７
０８９７＋４５．８２０３１３）／ ４８＝１．９９９
８１６９ ｖｏｌｔ シフトレジスタ２１は、アナログデータはパラレル、デ
ィジタルデータはシリアルで入力する、また、アナログ
及びディジタルの切り替え信号でモードは切り替えられ
る。上記の式より、アナログモードにおける時比率制御
データＤＤは１６から３２の範囲を保つようにＶｏ 、
ＶＬの値を変化させる。この様な動作により、受信装置
により該信号の平均値の分解能は２１Ｒ形Ｄ／Ａ変換器
の出力を２し分割することができる。
ディジタルモードでは１１０ ＩｔはＤｏが１６、“１
″を３２とする。そのときＶＨ、Ｖｔ、は上記の式に従
う値とする。受信装置により該信号の平均値の分解能は
２ｎＲ形Ｄ／Ａ変換器のビット数はたもたれる６第９図
に該信号からアナログ、ディジタル信号を分離検出する
回路の１例を示す、アナログデータ受信器２７は該方法
で送信してくる信号の平均値を検出する従来の伝送器の
受信装置である。ディジタルデータは、交流アンプ２８
とディジタルデータ検出器２９で再生される。
″を３２とする。そのときＶＨ、Ｖｔ、は上記の式に従
う値とする。受信装置により該信号の平均値の分解能は
２ｎＲ形Ｄ／Ａ変換器のビット数はたもたれる６第９図
に該信号からアナログ、ディジタル信号を分離検出する
回路の１例を示す、アナログデータ受信器２７は該方法
で送信してくる信号の平均値を検出する従来の伝送器の
受信装置である。ディジタルデータは、交流アンプ２８
とディジタルデータ検出器２９で再生される。
ディジタルデータはディジタルモードにおける送信信号
電圧変化の時比率を検出することで再生できる。アナロ
グモードでは該時比率はディジタルデータとしては意味
を持たない。そのため、受信側では送信されてくる時比
率データがアナログモードのものかディジタルモードの
ものかデータを受信する前に知る必要がある。第１０図
は送信されてくる時比率データのデータ内容を時系列に
表したものである。
電圧変化の時比率を検出することで再生できる。アナロ
グモードでは該時比率はディジタルデータとしては意味
を持たない。そのため、受信側では送信されてくる時比
率データがアナログモードのものかディジタルモードの
ものかデータを受信する前に知る必要がある。第１０図
は送信されてくる時比率データのデータ内容を時系列に
表したものである。
第１０図で、時比率データを内容で分類するとヘッダ、
モードデータ、アナログまたはディジタルデータとなる
。ここで、ヘッダは伝送モードを変更するときに変更意
志を送信側から受信側へ伝えるデータで、送信データに
存在しないデータでなければならない。ここでは、ディ
ジタル及び、アナログデータ（何れのデータでも時比率
番±１／３から２７３の間）では存在しないデータであ
る交流会のない信号（直流）を一定時間送信する。
モードデータ、アナログまたはディジタルデータとなる
。ここで、ヘッダは伝送モードを変更するときに変更意
志を送信側から受信側へ伝えるデータで、送信データに
存在しないデータでなければならない。ここでは、ディ
ジタル及び、アナログデータ（何れのデータでも時比率
番±１／３から２７３の間）では存在しないデータであ
る交流会のない信号（直流）を一定時間送信する。
ヘッダ送信後、以後送信するデータの種類を表すモード
データを送信した後、アナログの下位ビットのデータ、
もしくはディジタルデータを送信する。送信データモー
ドの変更は直流信号のヘッダによってのみ行い。この様
な方法によりデータ伝送の信頼性を向上させることが出
来る。以上の動作により、高精度のアナログ伝送及びア
ナログデータにディジタルデータを重畳させた伝送が選
択的に伝送可能であり、また、動作説明はしなかったが
ディジタル伝送も可能であることが容易に分かる。
データを送信した後、アナログの下位ビットのデータ、
もしくはディジタルデータを送信する。送信データモー
ドの変更は直流信号のヘッダによってのみ行い。この様
な方法によりデータ伝送の信頼性を向上させることが出
来る。以上の動作により、高精度のアナログ伝送及びア
ナログデータにディジタルデータを重畳させた伝送が選
択的に伝送可能であり、また、動作説明はしなかったが
ディジタル伝送も可能であることが容易に分かる。
以上説明したように、本発明による２線式通信装置用伝
送方法によれば、伝送器の各々の使用状態における出力
信号に対する要求精度を満足し、且つ、集積回路化に適
し、さらに将来のディジタル伝送にも容易に対処するこ
とができる。
送方法によれば、伝送器の各々の使用状態における出力
信号に対する要求精度を満足し、且つ、集積回路化に適
し、さらに将来のディジタル伝送にも容易に対処するこ
とができる。
第１図は本発明による２線式通信装置用伝送方法の一実
施例を示すブロック図、第２図は前記２線式通信装置用
伝送方法に用いられる１４ビツトＤ／Ａ変換器の回路を
示す図、第３図および第４図は第２図における回路の信
号のタイミングを示した図、第５図は本発明の他の実施
例を示したブロック図、第６図は第５図における上位デ
コーダ及び下位デコーダの真理値表を示す図、第、７図
はアナログ及びディジタル伝送の双方を実現する出力切
替回路を示す図、第８図はアナログ及びディジタルモー
ドにおけるＤ／Ａ変換器の出力波形を示す図、第９図は
受信回路のブロック図、第１０図は時比率制御回路の伝
送データのタイムチャートを示す図である。
施例を示すブロック図、第２図は前記２線式通信装置用
伝送方法に用いられる１４ビツトＤ／Ａ変換器の回路を
示す図、第３図および第４図は第２図における回路の信
号のタイミングを示した図、第５図は本発明の他の実施
例を示したブロック図、第６図は第５図における上位デ
コーダ及び下位デコーダの真理値表を示す図、第、７図
はアナログ及びディジタル伝送の双方を実現する出力切
替回路を示す図、第８図はアナログ及びディジタルモー
ドにおけるＤ／Ａ変換器の出力波形を示す図、第９図は
受信回路のブロック図、第１０図は時比率制御回路の伝
送データのタイムチャートを示す図である。
Claims (1)
- 【特許請求の範囲】 １、プロセス変量を計測演算処理して、前記プロセス変
量に対応したデータを、電源の電流変化として通信する
２線式の通信系にあつて、Ｄ／Ａ変換器と、このＤ／Ａ
変換器に与えるデータを制御して少なくとも２個以上の
アナログ信号を時分割で出力できる制御回路とを備えた
ものにおいて、 プロセス変量を量子化した第１のディジタル値信号と、
プロセス変量計測演算のディジタル制御信号あるいは第
１のディジタル値信号を補う第２の量子化ディジタル値
信号を前記制御回路に与え、プロセス変量を表わす第１
量子化信号をＤ／Ａ変換した第１のアナログ信号にパル
ス幅変調またはパルスコード変調した第２のアナログ量
を重畳するようにしたことを特徴とする２線式通信装置
用伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7820287A JPS63245599A (ja) | 1987-03-31 | 1987-03-31 | ２線式通信装置用伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7820287A JPS63245599A (ja) | 1987-03-31 | 1987-03-31 | ２線式通信装置用伝送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245599A true JPS63245599A (ja) | 1988-10-12 |
Family
ID=13655432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7820287A Pending JPS63245599A (ja) | 1987-03-31 | 1987-03-31 | ２線式通信装置用伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228336A (ja) * | 2004-02-13 | 2005-08-25 | Micronas Gmbh | 多重データ出力を有するセンサ |
| JP2014211742A (ja) * | 2013-04-18 | 2014-11-13 | 株式会社デンソー | 制御システム |
| JP2015195007A (ja) * | 2014-03-28 | 2015-11-05 | 甲神電機株式会社 | センサユニットとホスト装置およびそのデータ通信方法 |
-
1987
- 1987-03-31 JP JP7820287A patent/JPS63245599A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228336A (ja) * | 2004-02-13 | 2005-08-25 | Micronas Gmbh | 多重データ出力を有するセンサ |
| JP2014211742A (ja) * | 2013-04-18 | 2014-11-13 | 株式会社デンソー | 制御システム |
| JP2015195007A (ja) * | 2014-03-28 | 2015-11-05 | 甲神電機株式会社 | センサユニットとホスト装置およびそのデータ通信方法 |
| US10499122B2 (en) | 2014-03-28 | 2019-12-03 | Kohshin Electric Corporation | Sensor unit, host device and data communication method therebetween |
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