JPS63242005A - バイアス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、印加されるバイアス電圧或いはバイアス電流
によってその単位利得周波数の値を可変することのでき
る増幅器に対して該バイアス電圧或いはバイアス電流を
供給するバイアス回路に関するものである。

更に詳しくは、前記増幅器を半導体集積回路として構成
する場合、出来上がった該増幅器の単位利得周波数の値
にバラツキがあっても、その値を一定の値に制御するこ
との出来るバイアス回路に関するものである。

〔従来の技術〕

第６図は、かかるバイアス回路の従来例を示す回路図で
ある。同図において、５は演算増幅器回路、４はバイア
ス回路である。そのほか、Ｍｌ　１Ｍ２　ｍＭ３　ｔＭ
７はＮチャネルＭＯ８ＦＥＴ　　（以下、トランジスタ
と略す）、Ｍ４　ｐＭｓ　＊Ｍ６はＰチャネルＭＯ８Ｆ
ＥＴ　（以下、トランジスタと略す）、■１は電源、Ｒ
４＊　Ｒｓはそれぞれ抵抗、Ｃ１はコンデンサ、ＩＮｌ
は演算増幅器の逆相入力端子、ＩＮ２は正相入力端子、
ＯＵＴは出力端子を示す。

第７図は、第６図に示す演算増幅器の周波数対電圧利得
の特性を示すグラフである。

以下、第６図、第７図を診照して動作説明をする。

トランジスタＭ１　＃　Ｍ２の相互コンダクタンスをｇ
ｍｌ、コンデンサＣ１の容ｉｔをＣ１とすると演算増幅
器５の単位利得周波数（電圧利得が１となる周波数）ｆ
Ｔとの関係は ｆ　Ｔ　ｏｃｍ Ｉ であることが良く知られる。又、相互コンダクタンスｇ
ｍｌはトランジスタＭ３のドレイン電流ＩＤの平方根に
比例する。すなわちバイアス回路４に器 おける抵抗Ｒ４ｒ　Ｒ５及び演算増−肝路５におけるト
ランジスタＭ３を適当な直にし、ドレイン電流ＩＤを決
め、コンデンサＣ１を適当な値とすることにより演算増
幅器の単位利得周波数ｆＴを所望の値として所望の周波
数・電圧利得特性を得ることができる。

しかし、トランジスタには製造時に生じる特性ばらつき
や温度依存性がある。又コンデンサの容量値も製造時に
ばらつきを生じる。この結果、演算増幅器の単位利得周
波数が第７図に破線で示すようにばらつく。すなわち、
従来のバイアス回路ではトランジスタ、コンデンサの製
造ばらつき、及び温度依存性に対して考慮が払われてい
なかつた九め、演算増幅器の単位利得周波数を所望の一
定周波数に維持すること、ひいては電圧利得・周波数特
性を所望のそれに維持すること、は困難であった。

なお、この種のバイアス回路として関連するものには例
えば出報出版社電子科学シリーズ２７ｒＭＯ８−ＩＣと
ＦＥＴＪ山崎英蔵・大久保利美共著１９６９年５月１０
日Ｐ７０〜７４が挙げられる。

〔発明が解決しようとする問題点〕

半導体製造工程では出来上ったときのコンデンサの容量
ばらつきやトランジスタの特性ばらつきが大きい。すで
に述べたように従来技術は、トランジスタの特性ばらつ
きやコンデンサの容量ばらつきについて考慮されておら
ず、演算増幅器の単位利得周波数が大きく変動（ＭＯＳ
　　ＩＣプロセスでは通常定格値の倍から半分程度）す
るという問題があった。

本発明は、演算増幅器などの増幅器を構成するコンデン
サの容量ばらつきおよびトランジスタの特性ばらつきが
おっても、それによる増幅器の単位利得周波数ｆＴのば
らつきを抑えることを可能にすることを解決すべき問題
点としている。従って本発明の目的は、かかる問題点を
解決した増幅器のバイアス回路を提供することにある。

〔問題点を解決するための手段〕

演算増幅器なら演算増幅器を含み、その出力電圧整定時
間（セ）　ＩＪタングイム）と１対１の関係で発振周波
数の定まる発振回路の発振出力と基準となる一定同期を
有する外部クロックとの位相を位相比較器によシ比較し
、この２つの位相が一致するように前記演算増幅器のバ
イアス電圧（または回路構成次第でバイアス電流）を制
御する。

この結果、演算増幅器の出力電圧整定時間は一定時間と
なる。演算増幅器において出力電圧整定時間と単位利得
周波数は比例関係を持つことはよく知られている。すな
わち、演算増幅器などの増幅器において上記手段によシ
単位利得周波数が一定の周波数に保たれ、目的は達成さ
れる。

〔作用〕

前記発振回路は、その中に含まれる演算増幅器の単位利
得周波数の変化に応じ該演算増幅器の出力電圧整定時間
を検出し、それに応じて発振周波数を変化させるように
動作する。

位相比較器は、該発振回路の出力波形の位相と外部よシ
入力され一定の周期を有する基準クロックの位相とを比
較し、該位相差情報を平滑回路を介して該演算増幅器に
伝える。

該演算増幅器は該位相差情報によ９回路のバイアス電流
の増減を行ない、単位利得周波数を変化させるよう動作
する。

以上の作用によって本発明によるバイアス回路は単位利
得周波数が一定となるところに演算増幅器をバイアスす
る。

〔実施例〕

次に図を参照して本発明の詳細な説明する。

第１図は本発明の一実施例を示す回路図である。

同図において、１は発振回路、２は位相比較器、５は平
滑回路でちる。そのほか、Ｓはバイアス回路、Ｒ１＋　
Ｒ２ｒ　Ｒ３はそれぞれ抵抗、Ｃ５はコンデンサ、Ａ１
＊Ａ１’はそれぞれバイアス入力を印加されることによ
りその単位利得周波数を変化せしめる端子ＴＭを有する
演算増幅器（本実施例では第６図に示すような回路構成
の演算増幅器を用いるものとする。第６図における端子
ＢＩＡＳが上記端子ＴＭに該当する）、Ａ２は演算増幅
器（この場合、コンパレータとして動作するので、以下
、コンパレータと云う）である。

回路動作の概略を先ず説明しておく。バイアス回路Ｓは
、発振回路１と位相比較器２と平滑回路３を含み、バイ
アス出力を演算増幅・器Ａ１に供給する。しかし今は取
敢えず演算増幅器Ａ１については考え危いことにする。

発振回路１はそれ自体として演算増幅器Ａ１′を含み、
バイアス回路Ｓはこの発振回路１内の演算増幅器Ａｔ’
にもバイアス出力を供給する形になっている。

発振回路１は、その中に含まれる演算増幅器Ａ　１　／
の単位利得周波数の変化に応じてその発振周波数を変化
させる。位相比較器２は、該発振回路１の出力波形と外
部から入力される基準周波数をもつ基準クロックの波形
とを比較し、その位相差を検出し平滑回路３によシ平清
し、位相差情報として出力する。

この位相差情報はバイアス出力として演算増幅器Ａ　、
　／のバイアス入力端子ＴＭに入力される。

その結果、発振回路１の出力波形と基準クロックの波形
との間の位相差が解消するように発振回路１の発振周波
数が変化する。ということは、演算増幅器Ａ１′の単位
利得周波数が基準クロックの基準周波数によシ定まる成
る一定直に絶えず、維持されることを意味する。即ち演
算増幅器Ａｌ　／は、それを構成しているコンデンサや
トランジスタに製造バラツキがあっても、その単位利得
周波数を一定に維持出来るということになる。

そこでその演算増幅器Ａ１′に与えられるのと同じバイ
アス出力を、他の演算増幅器Ａ１に与えるようにすれば
、該演算増幅器Ａ１が発振回路１に含まれている演算増
幅器Ａ１′と同じような製造バラツキをもつものであれ
ば、この演算増幅器Ａ１についても、その単位利得周波
数を一定に維持することが出来る。

以上が動作の概略である。

第２図は、第１図における発振回路１の動作を説明した
波形図である。同図において（ａ）は、演算増幅器Ａ　
１　／の出力電圧波形、（ｂ）はコンパレータＡ２の出
力電圧波形をそれぞれ示す。

第３図は第１図における位相比較器２の位相差対出力電
圧の関係を示すグラフである。

次に発振回路１の動作を第１図、第２図を用い詳しく説
明する。

第２図の時間ｔ。において演算増幅器Ａ、／の正相入力
電圧が同図（ｂ）の↓うに高くなる。この結果演算増幅
器Ａ１’の出力電圧も同図（ａ）に示すように適当な出
力電圧整定時間を持って高くなる。

ここでコンパレータＡ２．抵抗Ｒ１＋　Ｒ２はよく知ら
れているように入出力特性にヒステリシス特性を持つ比
較器を構成する。

すなわちコンパレータＡ２の出力電圧は演算増幅器Ａ１
／の出力電圧がある電圧（本実施例ではｖｌなる電圧）
に達した時間ｔ、において、（ｂ）に示すように低くな
シ演算増幅器Ａ１′の入力電圧を下げる。

この結果、今度は演算増幅器Ａ１′の出力電圧は（ａ）
で示すように上記整定時間を持って低くなシ、ある電圧
（本実施例ではｖ２なる電圧）に達した時間ｔ２におい
て（ｂ）に示すようにコンパレータＡ２の出力電圧、す
なわち演算増幅器Ａ１′の入力電圧を高くし以下、時間
ｔ。から時間ｔ２までの動作を繰り返す。すなわち発振
回路１は発振周期が演算増幅器Ａ１　／の出力電圧整定
時間の２倍で発振する。

つぎに第６図を用いて位相比較器２の動作を説明する。

本位相比較器２は外部クロックの周波数（基準周波数）
と上記発振回路１の発振周波数を比較し両信号の位相差
情報を出力する。第３図に示すように外部クロックの周
波数に対して発振回路１の発振周波数が低い場合には出
力電圧は高くなり、逆に発振周波数が高い場合には出力
電圧は低くなる。

演算増幅器Ａ１′には既に説明したように第６図に示す
回路を用いる。同図において端子ＢＩＡＳに印加する電
圧を高くした場合、トランジスタＭ３に流れるドレイン
電流ＩＤは増加する。この結果トランジスタＭ　１ｔＭ
２の相互コンダクタンスが大きくなり、演算増幅器の単
位利得周波数が高くなり出力電圧整定時間が短かくなる
ことは明らかである。逆に、端子ＢＩＡＳに印加する電
圧を低くした場合はすなわち出力電圧整定時間は長くな
る。

つぎに全体の回路動作について改めて説明する。

発振回路１は演算増幅器Ａ１′の出力電圧整定時間の２
倍の時間を周期として発振する。この発振回路１の出力
は、位相比較器２に入力され外部クロックの位相と比較
されこの位相差の情報が出力電圧として平滑回路に入力
され、これを介して演算増幅器Ａ１′及びＡ１の端子Ｔ
Ｍ（ＢＩＡＳ）に入力される。

ここで、位相比較結果として外部クロック周波数に対し
発振回路１の発振周波数が高い場合、位相比較器２の出
力電圧は低くなシ演算増幅器Ａ１′及びＡ１のＴＭ（Ｂ
ＩＡＳ）端子の電圧を低減し、演算増幅器Ａ１′及びＡ
１の単位利得周波数を下げる。

つぎに、外部クロック周波数に対し発振回路１の発振周
波数が低い場合、位相比較器２の出力電圧は高くなシ演
算増幅器Ａ１　／及びＡ１の単位利得周波数を上げる。

すなわち、発振回路１の発振周波数が外部クロックの周
波数と一致するように本回路は動作する。この結果、演
算増幅器Ａ１′及びＡ１の出力電圧整定時間は外部クロ
ックの周期の半分の時間で一定となり、すなわち該演算
増幅器の単位利得周波数は、一定の周波数に保たれる。

本実施例によれば、トランジスタ、コンデンサの製造ば
らつき及び温度依存性に対して演算増幅器の単位利得周
波数を一定に保つバイアス回路を構成することができる
。

尚、本実施例において抵抗Ｒ１ｒ　Ｒ２及びコンパレー
タＡ２よシ構成される比較器は同一の動作を行なう比較
器であれば代用できることは明らかでちる。また、位相
比較器２においても同一動作を行なう回路で代用できる
ことは明らかである。さらに位相比較器２よシ出力され
、演算増幅器Ａ１′。

Ａ１の単位利得周波数の制御を行なう位相差情報は電圧
ではなく電流であっても良いことは明らかである。

第４図は、本発明の他の実施例を示す回路図である。第
４図において、第１図におけるのと同一機能を有するも
のには同一符号を付しである。Ｍ１＋Ｍ２はそれぞれＰ
チャネル、ＮチャネルのＭＯＳＦＥＴ（以下、トランジ
スタと略す）、ｖｌは電源、Ｃ２はコンデンサ、ＮＩは
インバータである。

今度は、演算増幅器Ａ１のほか、Ａ１′もバイアス出力
を印加されるものとして示しである。

ここで本実施例の発振回路１の動作を説明する。

トランジスタＭ１　、　Ｍ２は増幅器を構成することは
良く知られている。該増幅器の負荷容量はコンデンサＣ
２である。すなわち本増幅器の単位利得周波数は、トラ
ンジスタＭ１の相互コンダクタンスとコンデンサＣ２の
容量によって決定される。

ここでトランジスタＭ１の相互コンダクタンスはドレイ
ン電流すなわちトランジスタＭ２で構成される電流源の
電流の平方根に比例することは良く知られている。ここ
で本増幅器の単位利得周波数のトランジスタの製造ばら
つき及び温度依存性に対する影響を考えると、これは既
に説明した演算増幅器Ａ１’、ＡＩのそれとまったく同
一であることは明らかである。

すなわち、本増幅器の単位利得周波数を一定周波数に保
てば演算増幅器ＡＩ’、　Ａ１の単位利得周波数も一定
の周波数となる。そこで以下、本実施例がこの増幅器の
単位利得周波数を一定に保つよう動作することを説明す
る。

トランジスタＭ１１Ｍ２より構成される増幅器（以下増
幅器と略す）の入力電圧すなわちトランジスタＭ１のゲ
ート電圧が高くなった場合を考えると、この場合増幅器
の出力電圧すなわちトランジスタＭ１のドレイン電圧は
増幅器の単位利得周波数によって定まる出力電圧整定時
間をかけである電圧■２まで下がる、この結果第１図に
示す実施例で述べたようにコンパレータＡ２の出力電圧
は高くなシこれに接続されるインバータＮＩの出力電圧
は低くなる。

すると今度は増幅器の出力電圧は増幅器の出力電圧整定
時間をかけてちる電圧■１まで高くなる。

この結果、コンパレータＡ２の出力電圧は低くなシイン
バータＮＩを介して増幅器の入力電圧は高くなる。以下
、この動作を繰シ返し本発振回路は増幅器の出力電圧整
定時間の２倍の時間を１周期とする周波数で発振する。

すなわち、本実施例においても第１図に示した実施例と
同様に増幅器の単位利得周波数を一定の周波数に保つよ
う動作することは明白である。よって本実施例において
も演算増幅器ＡＩ’、　ＡＩ　　の単位利得周波数は一
定に保たれる。

尚、本実施例で示したように発振回路１で発振周波数を
決める増幅器は、演算増幅器ＡＩ’＋ＡＩと同一な物で
なくても良く、単位利得周波数を決定する素子定数（た
とえば相互コンダクタンス。

容量値など）の製造ばらつき及び温度依存性が演算増幅
器ＡＩ’＋Ａ＋のそれと一致していれば良い。

また、本発明によるバイアス回路で制御される演算増幅
器は複数でらってもよいことは明白である。

第５図は本発明の更に他の実施例を示す回路図である。

第５図において第１図におけるのと同一機能を有するも
のは同一符号を付しである。６は振幅制限回路（リミッ
タ回路）である。

まず、振幅制限回路６の動作を説明する。コンパレータ
Ａ２の出力振幅はコンパレータＡ２に供給する電源電圧
とほぼ等しい。本回路は該出力振幅を任意の電圧に設定
した信号を出力するように動作する。この結果、演算増
幅器Ａ１′の入力信号の振幅は電源電圧よシ小さくする
ことができ、演算増幅器Ａ１′は入出力特性がリニアな
範囲で動作する。すなわち、発振回路１の発振周波数と
演算増幅器Ａ１′の単位利得周波数との関係が、よυ正
確になる。

以上の説明によシ本実施例においても演算増幅器の単位
利得周波数は一定に保たれることは明らかである。

〔発明の効果〕　　。

本発明によれば、演算増幅器の如き増幅器の単位利得周
波数を該増幅器を構成するトランジスタ。

コンデンサの製造ばらつきや温度依存性にかかわらず一
定の周波数に保つことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す発振回路１の動作を説明する波形図、溶３図は
第１図に示す位相比較器２の動作を説明する特性図、第
４図、第５図はそれぞれ本発明の他の実施例を示す回路
図、第６図は演算増幅回路に対する従来のバイアス回路
を示す回路図、第７図は演算増幅器の周波数対電圧利得
の特性を示すグラフ、である。 符号の説明 １・・・・・・発振回路、２・・・・・・位相比較器、
６・・・・・・平滑回路、４・・・・・・バイアス回路
、５・・・・・・演算増幅器回路、６・・・・・・振幅
制限回路 代理人　弁理士　並　木　昭　夫 裏　ｌ　図 第　２　図 Ｔ＝ｔ２−ｔｏ−２ｘ　’；ｆ、力ｆｉａ’１９ｓ寺閣
ｗＸ　３　図 薯　４９１ 第５■ 薯　６　図 第　７因 一周３ｍ数　　　　ｆｒ 手続補正書 昭和６３年６月１０日 特許庁長官　小　川　邦　夫　殿 １、事件の表示 昭和６２年特許願第０７４１９８号 ２、発明の名称 バイアス回路 ３、補正をする者 事件との関係　　特許出願人 名　称　（５１０）株式会社　日立製作所（ほか１名） ４、代　理　人　　曇１０５　　電話０３（５８０）９
５１３住　所　東京都港区新橋２丁目１２番８号藤田ビ
ル５階　並木特許事務所 ５、補正命令の日付　　自　発 ７、補正の内容 （１）明細書第５頁第６行目において「出報出版社」と
ある個所を「産報出版社」に訂正する。 （２）同第１３頁第１４行目において「温度依存性」と
ある個所を「温度変動」に訂正する。 （３）同第１５頁第４行目において「温度依存性」とあ
る個所を「温度変動」に訂正する。 （４）同第１８頁第３行目において「温度依存性」とあ
る個所を「温度変動」に訂正する。 （５）図面中、第４図を添付別紙のとおり訂正する。 以上

Claims (1)

1. 【特許請求の範囲】 １、印加されるバイアス電圧或いはバイアス電流によっ
   てその単位利得周波数の値を可変することのできる第１
   の増幅器に対して該バイアス電圧或いはバイアス電流を
   供給するバイアス回路において、 第２の増幅器を含み該増幅器の単位利得周波数の値によ
   りその発振周波数が決まる発振器と、該発振器からの発
   振出力と或る基準周波数をもった基準出力との間の位相
   差を検出し該位相差情報をバイアス電圧或いはバイアス
   電流として前記第１の増幅器と第２の増幅器へそれぞれ
   負帰還して印加することにより両増幅器の単位利得周波
   数を制御する位相比較器と、を具備したことを特徴とす
   るバイアス回路。 ２、特許請求の範囲第１項記載のバイアス回路において
   、前記発振器が、その中に含まれる第２の増幅器の出力
   電圧整定時間によりその発振周波数が決まる発振回路か
   ら成ることを特徴とするバイアス回路。 ３、特許請求の範囲第１項記載のバイアス回路において
   、前記第１の増幅器が複数個の増幅器から成ることを特
   徴とするバイアス回路。 ４、特許請求の範囲第１項記載のバイアス回路において
   、前記第１の増幅器と第２の増幅器が、バイアス電圧ま
   たはバイアス電流に対する単位利得周波数の特性を互い
   に等しくする増幅器から成ることを特徴とするバイアス
   回路。