JPH0687527B2 - バイアス回路 - Google Patents
バイアス回路Info
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- JPH0687527B2 JPH0687527B2 JP62074198A JP7419887A JPH0687527B2 JP H0687527 B2 JPH0687527 B2 JP H0687527B2 JP 62074198 A JP62074198 A JP 62074198A JP 7419887 A JP7419887 A JP 7419887A JP H0687527 B2 JPH0687527 B2 JP H0687527B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、印加されるバイアス電圧或いはバイアス電流
によつてその単位利得周波数の値を可変することのでき
る増幅器に対して該バイアス電圧或いはバイアス電流を
供給するバイアス回路に関するものである。
によつてその単位利得周波数の値を可変することのでき
る増幅器に対して該バイアス電圧或いはバイアス電流を
供給するバイアス回路に関するものである。
更に詳しくは、前記増幅器を半導体集積回路として構成
する場合、出来上がつた該増幅器の単位利得周波数の値
にバラツキがあつても、その値を一定の値に制御するこ
との出来るバイアス回路に関するものである。
する場合、出来上がつた該増幅器の単位利得周波数の値
にバラツキがあつても、その値を一定の値に制御するこ
との出来るバイアス回路に関するものである。
第６図は、かかるバイアス回路の従来例を示す回路図で
ある。同図において、５は演算増幅器回路、４はバイア
ス回路である。そのほか、M1，M2，M3，M7はＮチヤネル
MOS FET（以下、トランジスタと略す）、M4，M5，M6は
ＰチヤネルMOS FET（以下、トランジスタと略す）、V1
は電源、R4，R5はそれぞれ抵抗、C1はコンデンサ、IN1
は演算増幅器の逆相入力端子、IN2は正相入力端子、OUT
は出力端子を示す。
ある。同図において、５は演算増幅器回路、４はバイア
ス回路である。そのほか、M1，M2，M3，M7はＮチヤネル
MOS FET（以下、トランジスタと略す）、M4，M5，M6は
ＰチヤネルMOS FET（以下、トランジスタと略す）、V1
は電源、R4，R5はそれぞれ抵抗、C1はコンデンサ、IN1
は演算増幅器の逆相入力端子、IN2は正相入力端子、OUT
は出力端子を示す。
第７図は、第６図に示す演算増幅器の周波数対電圧利得
の特性を示すグラフである。
の特性を示すグラフである。
以下、第６図，第７図を参照して動作説明をする。
トランジスタM1，M2の相互コンダクタンスをgm1、コン
デンサC1の容量値をC1とすると演算増幅器５の単位利得
周波数（電圧利得が１となる周波数）fTとの関係は であることが良く知られる。又、相互コンダクタンスgm
1はトランジスタM3のドレイン電流IDの平方根に比例す
る。すなわちバイアス回路４における抵抗R4，R5及び演
算増幅器回路５におけるトランジスタM3を適当な値に
し、ドレイン電流IDを決め、コンデンサC1を適当な値と
することにより演算増幅器の単位利得周波数fTを所望の
値として所望の周波数・電圧利得特性を得ることができ
る。
デンサC1の容量値をC1とすると演算増幅器５の単位利得
周波数（電圧利得が１となる周波数）fTとの関係は であることが良く知られる。又、相互コンダクタンスgm
1はトランジスタM3のドレイン電流IDの平方根に比例す
る。すなわちバイアス回路４における抵抗R4，R5及び演
算増幅器回路５におけるトランジスタM3を適当な値に
し、ドレイン電流IDを決め、コンデンサC1を適当な値と
することにより演算増幅器の単位利得周波数fTを所望の
値として所望の周波数・電圧利得特性を得ることができ
る。
しかし、トランジスタには製造時に生じる特性ばらつき
や温度依存性がある。又コンデンサの容量値も製造時に
ばらつきを生じる。この結果、演算増幅器の単位利得周
波数が第７図に破線で示すようにばらつく。すなわち、
従来のバイアス回路ではトランジスタ，コンデンサの製
造ばらつき、及び温度依存性に対して考慮が払われてい
なかつたため、演算増幅器の単位利得周波数を所望の一
定周波数に維持すること、ひいては電圧利得・周波数特
性を所望のそれに維持すること、は困難であつた。
や温度依存性がある。又コンデンサの容量値も製造時に
ばらつきを生じる。この結果、演算増幅器の単位利得周
波数が第７図に破線で示すようにばらつく。すなわち、
従来のバイアス回路ではトランジスタ，コンデンサの製
造ばらつき、及び温度依存性に対して考慮が払われてい
なかつたため、演算増幅器の単位利得周波数を所望の一
定周波数に維持すること、ひいては電圧利得・周波数特
性を所望のそれに維持すること、は困難であつた。
なお、この種のバイアス回路として関連するものには例
えば産報出版社電子科学シリーズ27「MOS−ICとFET」山
崎英蔵・大久保利美共著1969年５月10日P70〜74が挙げ
られる。
えば産報出版社電子科学シリーズ27「MOS−ICとFET」山
崎英蔵・大久保利美共著1969年５月10日P70〜74が挙げ
られる。
半導体製造工程では出来上つたときのコンデンサの容量
ばらつきやトランジスタの特性ばらつきが大きい。すで
に述べたように従来技術は、トランジスタの特性ばらつ
きやコンデンサの容量ばらつきについて考慮されておら
ず、演算増幅器の単位利得周波数が大きく変動（MOS IC
プロセスでは通常定格値の倍から半分程度）するという
問題があつた。
ばらつきやトランジスタの特性ばらつきが大きい。すで
に述べたように従来技術は、トランジスタの特性ばらつ
きやコンデンサの容量ばらつきについて考慮されておら
ず、演算増幅器の単位利得周波数が大きく変動（MOS IC
プロセスでは通常定格値の倍から半分程度）するという
問題があつた。
本発明は、演算増幅器などの増幅器を構成するコンデン
サの容量ばらつきおよびトランジスタの特性ばらつきが
あつても、それによる増幅器の単位利得周波数fTのばら
つきを抑えることを可能にすることを解決すべき問題点
としている。従つて本発明の目的は、かかる問題点を解
決した増幅器のバイアス回路を提供することにある。
サの容量ばらつきおよびトランジスタの特性ばらつきが
あつても、それによる増幅器の単位利得周波数fTのばら
つきを抑えることを可能にすることを解決すべき問題点
としている。従つて本発明の目的は、かかる問題点を解
決した増幅器のバイアス回路を提供することにある。
演算増幅器なら演算増幅器を含み、その出力電圧整定時
間（セトリングタイム）と１対１の関係で発振周波数の
定まる発振回路の発振出力と基準となる一定周期を有す
る外部クロツクとの位相が位相比較器により比較し、こ
の２つの位相が一致するように前記演算増幅器のバイア
ス電圧（または回路構成次第でバイアス電流）を制御す
る。
間（セトリングタイム）と１対１の関係で発振周波数の
定まる発振回路の発振出力と基準となる一定周期を有す
る外部クロツクとの位相が位相比較器により比較し、こ
の２つの位相が一致するように前記演算増幅器のバイア
ス電圧（または回路構成次第でバイアス電流）を制御す
る。
この結果、演算増幅器の出力電圧整定時間は一定時間と
なる。演算増幅器において出力電圧整定時間と単位利得
周波数は比例関係を持つことはよく知られている。すな
わち、演算増幅器などの増幅器において上記手段により
単位利得周波数が一定の周波数に保たれ、目的は達成さ
れる。
なる。演算増幅器において出力電圧整定時間と単位利得
周波数は比例関係を持つことはよく知られている。すな
わち、演算増幅器などの増幅器において上記手段により
単位利得周波数が一定の周波数に保たれ、目的は達成さ
れる。
前記発振回路は、その中に含まれる演算増幅器の単位利
得周波数の変化に応じ該演算増幅器の出力電圧整定時間
を検出し、それに応じて発振周波数を変化させるように
動作する。
得周波数の変化に応じ該演算増幅器の出力電圧整定時間
を検出し、それに応じて発振周波数を変化させるように
動作する。
位相比較器は、該発振回路の出力波形の位相と外部より
入力され一定の周期を有する基準クロツクの位相とを比
較し、該位相差情報を平滑回路を介して該演算増幅器に
伝える。
入力され一定の周期を有する基準クロツクの位相とを比
較し、該位相差情報を平滑回路を介して該演算増幅器に
伝える。
該演算増幅器は該位相差情報により回路のバイアス電流
の増減を行ない、単位利得周波数を変化させるよう動作
する。
の増減を行ない、単位利得周波数を変化させるよう動作
する。
以上の作用によつて本発明によるバイアス回路は単位利
得周波数が一定となるところに演算増幅器をバイアスす
る。
得周波数が一定となるところに演算増幅器をバイアスす
る。
次に図を参照して本発明の実施例を説明する。
第１図は本発明の一実施例を示す回路図である。同図に
おいて、１は発振回路、２は位相比較器、３は平滑回路
である。そのほか、Ｓはバイアス回路、R1，R2，R3はそ
れぞれ抵抗、C3はコンデンサ、A1，A1′はそれぞれバイ
アス入力を印加されることによりその単位利得周波数を
変化せしめる端子TMを有する演算増幅器（本実施例では
第６図に示すような回路構成の演算増幅器を用いるもの
とする。第６図における端子BIASが上記端子TMに該当す
る）、A2は演算増幅器（この場合、コンパレータとして
動作するので、以下、コンパレータと云う）である。
おいて、１は発振回路、２は位相比較器、３は平滑回路
である。そのほか、Ｓはバイアス回路、R1，R2，R3はそ
れぞれ抵抗、C3はコンデンサ、A1，A1′はそれぞれバイ
アス入力を印加されることによりその単位利得周波数を
変化せしめる端子TMを有する演算増幅器（本実施例では
第６図に示すような回路構成の演算増幅器を用いるもの
とする。第６図における端子BIASが上記端子TMに該当す
る）、A2は演算増幅器（この場合、コンパレータとして
動作するので、以下、コンパレータと云う）である。
回路動作の概略を先ず説明しておく。バイアス回路Ｓ
は、発振回路１と位相比較器２と平滑回路３を含み、バ
イアス出力を演算増幅器A1に供給する。しかし今は取敢
えず演算増幅器A1については考えないことにする。発振
回路１はそれ自体として演算増幅器A1′を含み、バイア
ス回路Ｓはこの発振回路１内の演算増幅器A1′にもバイ
アス出力を供給する形になつている。
は、発振回路１と位相比較器２と平滑回路３を含み、バ
イアス出力を演算増幅器A1に供給する。しかし今は取敢
えず演算増幅器A1については考えないことにする。発振
回路１はそれ自体として演算増幅器A1′を含み、バイア
ス回路Ｓはこの発振回路１内の演算増幅器A1′にもバイ
アス出力を供給する形になつている。
発振回路１は、その中に含まれる演算増幅器A1′の単位
利得周波数の変化に応じてその発振周波数を変化させ
る。位相比較器２は、該発振回路１の出力波形と外部か
ら入力される基準周波数をもつ基準クロツクの波形とを
比較し、その位相差を検出し平滑回路３により平滑し、
位相差情報として出力する。
利得周波数の変化に応じてその発振周波数を変化させ
る。位相比較器２は、該発振回路１の出力波形と外部か
ら入力される基準周波数をもつ基準クロツクの波形とを
比較し、その位相差を検出し平滑回路３により平滑し、
位相差情報として出力する。
この位相差情報はバイアス出力として演算増幅器A1′の
バイアス入力端子TMに入力される。その結果、発振回路
１の出力波形と基準クロツクの波形との間の位相差が解
消するように発振回路１の発振周波数が変化する。とい
うことは、演算増幅器A1′の単位利得周波数が基準クロ
ツクの基準周波数により定まる或る一定値に絶えず、維
持されることを意味する。即ち演算増幅器A1′は、それ
を構成しているコンデンサやトランジスタに製造バラツ
キがあつても、その単位利得周波数を一定に維持出来る
ということになる。
バイアス入力端子TMに入力される。その結果、発振回路
１の出力波形と基準クロツクの波形との間の位相差が解
消するように発振回路１の発振周波数が変化する。とい
うことは、演算増幅器A1′の単位利得周波数が基準クロ
ツクの基準周波数により定まる或る一定値に絶えず、維
持されることを意味する。即ち演算増幅器A1′は、それ
を構成しているコンデンサやトランジスタに製造バラツ
キがあつても、その単位利得周波数を一定に維持出来る
ということになる。
そこでその演算増幅器A1′に与えられると同じバイアス
出力を、他の演算増幅器A1に与えるようにすれば、該演
算増幅器A1が発振回路１に含まれている演算増幅器A1′
と同じような製造バラツキをもつものであれば、この演
算増幅器A1についても、その単位利得周波数を一定に維
持することが出来る。
出力を、他の演算増幅器A1に与えるようにすれば、該演
算増幅器A1が発振回路１に含まれている演算増幅器A1′
と同じような製造バラツキをもつものであれば、この演
算増幅器A1についても、その単位利得周波数を一定に維
持することが出来る。
以上が動作の概略である。
第２図は、第１図における発振回路１の動作を説明した
波形図である。同図において（ａ）は、演算増幅器A1′
の出力電圧波形、（ｂ）はコンパレータA2の出力電圧波
形をそれぞれ示す。
波形図である。同図において（ａ）は、演算増幅器A1′
の出力電圧波形、（ｂ）はコンパレータA2の出力電圧波
形をそれぞれ示す。
第３図は第１図における位相比較器２の位相差対出力電
圧の関係を示すグラフである。
圧の関係を示すグラフである。
次に発振回路１の動作を第１図，第２図を用い詳しく説
明する。
明する。
第２図の時間t0において演算増幅器A1′の正相入力電圧
が同図（ｂ）のように高くなる。この結果演算増幅器
A1′の出力電圧も同図（ａ）に示すように適当な出力電
圧整定時間を持つて高くなる。ここでコンパレータA2、
抵抗R1，R2はよく知られているように入出力特性にヒス
テリシス特性を持つ比較器を構成する。
が同図（ｂ）のように高くなる。この結果演算増幅器
A1′の出力電圧も同図（ａ）に示すように適当な出力電
圧整定時間を持つて高くなる。ここでコンパレータA2、
抵抗R1，R2はよく知られているように入出力特性にヒス
テリシス特性を持つ比較器を構成する。
すなわちコンパレータA2の出力電圧は演算増幅器A1′の
出力電圧がある電圧（本実施例ではV1なる電圧）に達し
た時間t1において、（ｂ）に示すように低くなり演算増
幅器A1′の入力電圧を下げる。
出力電圧がある電圧（本実施例ではV1なる電圧）に達し
た時間t1において、（ｂ）に示すように低くなり演算増
幅器A1′の入力電圧を下げる。
この結果、今度は演算増幅器A1′の出力電圧は（ａ）で
示すように上記整定時間を持つて低くなり、ある電圧
（本実施例ではV2なる電圧）に達した時間t2において
（ｂ）に示すようにコンパレータA2の出力電圧、すなわ
ち演算増幅器A1′の入力電圧を高くし以下、時間t0から
時間t2までの動作を繰り返す。すなわち発振回路１は発
振周期が演算増幅器A1′の出力電圧整定時間の２倍で発
振する。
示すように上記整定時間を持つて低くなり、ある電圧
（本実施例ではV2なる電圧）に達した時間t2において
（ｂ）に示すようにコンパレータA2の出力電圧、すなわ
ち演算増幅器A1′の入力電圧を高くし以下、時間t0から
時間t2までの動作を繰り返す。すなわち発振回路１は発
振周期が演算増幅器A1′の出力電圧整定時間の２倍で発
振する。
つぎに第３図を用いて位相比較器２の動作を説明する。
本位相比較器２は外部クロツクの周波数（基準周波数）
と上記発振回路１の発振周波数を比較し両信号の位相差
情報を出力する。第３図に示すように外部クロツクの周
波数に対して発振回路１の発振周波数が低い場合には出
力電圧は高くなり、逆に発振周波数が高い場合には出力
電圧は低くなる。
本位相比較器２は外部クロツクの周波数（基準周波数）
と上記発振回路１の発振周波数を比較し両信号の位相差
情報を出力する。第３図に示すように外部クロツクの周
波数に対して発振回路１の発振周波数が低い場合には出
力電圧は高くなり、逆に発振周波数が高い場合には出力
電圧は低くなる。
演算増幅器A1′には既に説明したように第６図に示す回
路を用いる。同図において端子BIASに印加する電圧を高
くした場合、トランジスタM3に流れるドレイン電流IDは
増加する。この結果トランジスタM1，M2の相互コンダク
タンスが大きくなり、演算増幅器の単位利得周波数が高
くなり出力電圧整定時間が短くなることは明らかであ
る。逆に、端子BIASに印加する電圧を低くした場合はす
なわち出力電圧整定時間は長くなる。
路を用いる。同図において端子BIASに印加する電圧を高
くした場合、トランジスタM3に流れるドレイン電流IDは
増加する。この結果トランジスタM1，M2の相互コンダク
タンスが大きくなり、演算増幅器の単位利得周波数が高
くなり出力電圧整定時間が短くなることは明らかであ
る。逆に、端子BIASに印加する電圧を低くした場合はす
なわち出力電圧整定時間は長くなる。
つぎに全体の回路動作について改めて説明する。
発振回路１は演算増幅器A1′の出力電圧整定時間の２倍
の時間を周期として発振する。この発振回路１の出力
は、位相比較器２に入力され外部クロツクの位相と比較
されこの位相差の情報が出力電圧として平滑回路に入力
され、これを介して演算増幅器A1′及びA1の端子TM（BI
AS）に入力される。
の時間を周期として発振する。この発振回路１の出力
は、位相比較器２に入力され外部クロツクの位相と比較
されこの位相差の情報が出力電圧として平滑回路に入力
され、これを介して演算増幅器A1′及びA1の端子TM（BI
AS）に入力される。
ここで、位相比較結果として外部クロツク周波数に対し
発振回路１の発振周波数が高い場合、位相比較器２の出
力電圧は低くなり演算増幅器A1′及びA1のTM（BIAS）端
子の電圧を低減し、演算増幅器A1′及びA1の単位利得周
波数を下げる。
発振回路１の発振周波数が高い場合、位相比較器２の出
力電圧は低くなり演算増幅器A1′及びA1のTM（BIAS）端
子の電圧を低減し、演算増幅器A1′及びA1の単位利得周
波数を下げる。
つぎに、外部クロツク周波数に対し発振回路１の発振周
波数が低い場合、位相比較器２の出力電圧は高くなり演
算増幅器A1′及びA1の単位利得周波数を上げる。すなわ
ち、発振回路１の発振周波数が外部クロツクの周波数と
一致するように本回路は動作する。この結果、演算増幅
器A1′及びA1の出力電圧整定時間は外部クロツクの周期
の半分の時間で一定となり、すなわち該演算増幅器の単
位利得周波数は、一定の周波数に保たれる。
波数が低い場合、位相比較器２の出力電圧は高くなり演
算増幅器A1′及びA1の単位利得周波数を上げる。すなわ
ち、発振回路１の発振周波数が外部クロツクの周波数と
一致するように本回路は動作する。この結果、演算増幅
器A1′及びA1の出力電圧整定時間は外部クロツクの周期
の半分の時間で一定となり、すなわち該演算増幅器の単
位利得周波数は、一定の周波数に保たれる。
本実施例によれば、トランジスタ、コンデンサの製造ば
らつき及び温度変動に対して演算増幅器の単位利得周波
数を一定に保つバイアス回路を構成することができる。
らつき及び温度変動に対して演算増幅器の単位利得周波
数を一定に保つバイアス回路を構成することができる。
尚、本実施例において抵抗R1，R2及びコンパレータA2よ
り構成される比較器は同一の動作を行なう比較器であれ
ば代用できることは明らかである。また、位相比較器２
においても同一動作を行なう回路で代用できることは明
らかである。さらに位相比較器２より出力され、演算増
幅器A1′，A1の単位利得周波数の制御を行なう位相差情
報は電圧ではなく電流であつても良いことは明らかであ
る。
り構成される比較器は同一の動作を行なう比較器であれ
ば代用できることは明らかである。また、位相比較器２
においても同一動作を行なう回路で代用できることは明
らかである。さらに位相比較器２より出力され、演算増
幅器A1′，A1の単位利得周波数の制御を行なう位相差情
報は電圧ではなく電流であつても良いことは明らかであ
る。
第４図は、本発明の他の実施例を示す回路図である。第
４図において、第１図におけるのと同一機能を有するも
のには同一符合を付してある。M1，M2はそれぞれＰチヤ
ネル,NチヤネルのMOS FET（以下、トランジスタと略
す）、V1は電源、C2はコンデンサ、NIはインバータであ
る。今度は、演算増幅器A1のほか、A1′もバイアス出力
を印加されるものとして示してある。
４図において、第１図におけるのと同一機能を有するも
のには同一符合を付してある。M1，M2はそれぞれＰチヤ
ネル,NチヤネルのMOS FET（以下、トランジスタと略
す）、V1は電源、C2はコンデンサ、NIはインバータであ
る。今度は、演算増幅器A1のほか、A1′もバイアス出力
を印加されるものとして示してある。
ここで本実施例の発振回路１の動作を説明する。
トランジスタM1，M2は増幅器を構成することは良く知ら
れている。該増幅器の負荷容量はコンデンサC2である。
すなわち本増幅器の単位利得周波数は、トランジスタM1
の相互コンダクタンスとコンデンサC2の容量によつて決
定される。
れている。該増幅器の負荷容量はコンデンサC2である。
すなわち本増幅器の単位利得周波数は、トランジスタM1
の相互コンダクタンスとコンデンサC2の容量によつて決
定される。
ここでトランジスタM1の相互コンダクタンスはドレイン
電流すなわちトランジスタM2で構成される電流源の電流
の平方根に比例することは良く知られている。ここで本
増幅器の単位利得周波数のトランジスタの製造ばらつき
及び温度変動に対する影響を考えると、これは既に説明
した演算増幅器A1′，A1のそれとまつたく同一であるこ
とは明らかである。
電流すなわちトランジスタM2で構成される電流源の電流
の平方根に比例することは良く知られている。ここで本
増幅器の単位利得周波数のトランジスタの製造ばらつき
及び温度変動に対する影響を考えると、これは既に説明
した演算増幅器A1′，A1のそれとまつたく同一であるこ
とは明らかである。
すなわち、本増幅器の単位利得周波数を一定周波数に保
てば演算増幅器A1′，A1の単位利得周波数も一定の周波
数となる。そこで以下、本実施例がこの増幅器の単位利
得周波数を一定に保つよう動作することを説明する。
てば演算増幅器A1′，A1の単位利得周波数も一定の周波
数となる。そこで以下、本実施例がこの増幅器の単位利
得周波数を一定に保つよう動作することを説明する。
トランジスタM1，M2より構成される増幅器（以下増幅器
と略す）の入力電圧すなわちトランジスタM1のゲート電
圧が高くなつた場合を考えると、この場合増幅器の出力
電圧すなわちトランジスタM1のドレイン電圧は増幅器の
単位利得周波数によつて定まる出力電圧整定時間をかけ
てある電圧V2まで下がる、この結果第１図に示す実施例
で述べたようにコンパレータA2の出力電圧は高くなりこ
れに接続されるインバータNIの出力電圧は低くなる。
と略す）の入力電圧すなわちトランジスタM1のゲート電
圧が高くなつた場合を考えると、この場合増幅器の出力
電圧すなわちトランジスタM1のドレイン電圧は増幅器の
単位利得周波数によつて定まる出力電圧整定時間をかけ
てある電圧V2まで下がる、この結果第１図に示す実施例
で述べたようにコンパレータA2の出力電圧は高くなりこ
れに接続されるインバータNIの出力電圧は低くなる。
すると今度は増幅器の出力電圧は増幅器の出力電圧整定
時間をかけてある電圧V1まで高くなる。この結果、コン
パレータA2の出力電圧は低くなりインバータNIを介して
増幅器の入力電圧は高くなる。以下、この動作を繰り返
し本発振回路は増幅器の出力電圧整定時間の２倍の時間
を１周期とする周波数で発振する。
時間をかけてある電圧V1まで高くなる。この結果、コン
パレータA2の出力電圧は低くなりインバータNIを介して
増幅器の入力電圧は高くなる。以下、この動作を繰り返
し本発振回路は増幅器の出力電圧整定時間の２倍の時間
を１周期とする周波数で発振する。
すなわち、本実施例においても第１図に示した実施例と
同様に増幅器の単位利得周波数を一定の周波数に保つよ
う動作することは明白である。よつて本実施例において
も演算増幅器A1′，A1の単位利得周波数は一定に保たれ
る。
同様に増幅器の単位利得周波数を一定の周波数に保つよ
う動作することは明白である。よつて本実施例において
も演算増幅器A1′，A1の単位利得周波数は一定に保たれ
る。
尚、本実施例で示したように発振回路１で発振周波数を
決める増幅器は、演算増幅器A1′，A1と同一な物でなく
ても良く、単位利得周波数を決定する素子定数（たとえ
ば相互コンダクタンス，容量値など）の製造ばらつき及
び温度依存性が演算増幅器A1′，A1のそれと一致してい
れば良い。また、本発明によるバイアス回路で制御され
る演算増幅器は複数であつてもよいことは明白である。
決める増幅器は、演算増幅器A1′，A1と同一な物でなく
ても良く、単位利得周波数を決定する素子定数（たとえ
ば相互コンダクタンス，容量値など）の製造ばらつき及
び温度依存性が演算増幅器A1′，A1のそれと一致してい
れば良い。また、本発明によるバイアス回路で制御され
る演算増幅器は複数であつてもよいことは明白である。
第５図は本発明の更に他の実施例を示す回路図である。
第５図において第１図におけるのと同一機能を有するも
のは同一符合を付してある。６は振幅制限回路（リミツ
タ回路）である。
第５図において第１図におけるのと同一機能を有するも
のは同一符合を付してある。６は振幅制限回路（リミツ
タ回路）である。
まず、振幅制限回路６の動作を説明する。コンパレータ
A2の出力振幅はコンパレータA2に供給する電源電圧とほ
ぼ等しい。本回路は該出力振幅を任意の電圧に設定した
信号を出力するように動作する。この結果、演算増幅器
A1′の入力信号の振幅は電源電圧より小さくすることが
でき、演算増幅器A1′は入出力特性がリニアな範囲で動
作する。すなわち、発振回路１の発振周波数と演算増幅
器A1′の単位利得周波数との関係が、より正確になる。
A2の出力振幅はコンパレータA2に供給する電源電圧とほ
ぼ等しい。本回路は該出力振幅を任意の電圧に設定した
信号を出力するように動作する。この結果、演算増幅器
A1′の入力信号の振幅は電源電圧より小さくすることが
でき、演算増幅器A1′は入出力特性がリニアな範囲で動
作する。すなわち、発振回路１の発振周波数と演算増幅
器A1′の単位利得周波数との関係が、より正確になる。
以上の説明により本実施例においても演算増幅器の単位
利得周波数は一定に保たれることは明らかである。
利得周波数は一定に保たれることは明らかである。
本発明によれば、演算増幅器の如き増幅器の単位利得周
波数を該増幅器を構成するトランジスタ，コンデンサの
製造ばらつきや温度変動にかかわらず一定の周波数に保
つことができる。
波数を該増幅器を構成するトランジスタ，コンデンサの
製造ばらつきや温度変動にかかわらず一定の周波数に保
つことができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す発振回路１の動作を説明する波形図、第３図は
第１図に示す位相比較器２の動作を説明する特性図、第
４図、第５図はそれぞれ本発明の他の実施例を示す回路
図、第６図は演算増幅回路に対する従来のバイアス回路
を示す回路図、第７図は演算増幅器の周波数対電圧利得
の特性を示すグラフ、である。 符号の説明 １……発振回路、２……位相比較器、３……平滑回路、
４……バイアス回路、５……演算増幅器回路、６……振
幅制限回路
図に示す発振回路１の動作を説明する波形図、第３図は
第１図に示す位相比較器２の動作を説明する特性図、第
４図、第５図はそれぞれ本発明の他の実施例を示す回路
図、第６図は演算増幅回路に対する従来のバイアス回路
を示す回路図、第７図は演算増幅器の周波数対電圧利得
の特性を示すグラフ、である。 符号の説明 １……発振回路、２……位相比較器、３……平滑回路、
４……バイアス回路、５……演算増幅器回路、６……振
幅制限回路
Claims (4)
- 【請求項１】印加されるバイアス電圧或いはバイアス電
流によつてその単位利得周波数の値を可変することので
きる第１の増幅器に対して該バイアス電圧或いはバイア
ス電流を供給するバイアス回路において、 第２の増幅器を含み該増幅器の単位利得周波数の値によ
りその発振周波数が決まる発振器と、該発振器からの発
振出力と或る基準周波数をもつた基準出力との間の位相
差を検出し該位相差情報をバイアス電圧或いはバイアス
電流として前記第１の増幅器と第２の増幅器へそれぞれ
負帰還して印加することにより両増幅器の単位利得周波
数を制御する位相比較器と、を具備したことを特徴とす
るバイアス回路。 - 【請求項２】特許請求の範囲第１項記載のバイアス回路
において、前記発振器が、その中に含まれる第２の増幅
器の出力電圧整定時間によりその発振周波数が決まる発
振回路から成ることを特徴とするバイアス回路。 - 【請求項３】特許請求の範囲第１項記載のバイアス回路
において、前記第１の増幅器が複数個の増幅器から成る
ことを特徴とするバイアス回路。 - 【請求項４】特許請求の範囲第１項記載のバイアス回路
において、前記第１の増幅器と第２の増幅器が、バイア
ス電圧またはバイアス電流に対する単位利得周波数の特
性を互いに等しくする増幅器から成ることを特徴とする
バイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074198A JPH0687527B2 (ja) | 1987-03-30 | 1987-03-30 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074198A JPH0687527B2 (ja) | 1987-03-30 | 1987-03-30 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63242005A JPS63242005A (ja) | 1988-10-07 |
| JPH0687527B2 true JPH0687527B2 (ja) | 1994-11-02 |
Family
ID=13540246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074198A Expired - Fee Related JPH0687527B2 (ja) | 1987-03-30 | 1987-03-30 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687527B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084731Y2 (ja) * | 1989-05-22 | 1996-02-07 | 日本コロムビア株式会社 | 周波数特性選択回路 |
-
1987
- 1987-03-30 JP JP62074198A patent/JPH0687527B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63242005A (ja) | 1988-10-07 |
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