JPS63241645A - プログラムデバツグ装置 - Google Patents
プログラムデバツグ装置Info
- Publication number
- JPS63241645A JPS63241645A JP62074493A JP7449387A JPS63241645A JP S63241645 A JPS63241645 A JP S63241645A JP 62074493 A JP62074493 A JP 62074493A JP 7449387 A JP7449387 A JP 7449387A JP S63241645 A JPS63241645 A JP S63241645A
- Authority
- JP
- Japan
- Prior art keywords
- break
- signal
- gate
- address
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理装置におけるプログラムのデバッグを
行うプログラムデバッグ装置、特にその被デバツグ対照
のプログラムの実行をブレークするブレーク機能に関す
るものである。
行うプログラムデバッグ装置、特にその被デバツグ対照
のプログラムの実行をブレークするブレーク機能に関す
るものである。
第３図は従来のプログラムデバッグ装置のブレーク機能
を示すブロック図である。図において、１はデバッグす
る論理装置のアドレスバスに接続されているコンパレー
タ、２はコンパレータ１の出力と接続されたカウンタ、
３はカウンタ２に接続されたイネーブル回路、４は外部
入力を扱うアンドゲート、５はアンドゲート４の出力と
、フォールト信号ＦＡＵＬＴとの論理和をとるオアゲー
ト、６は前記イネーブル回路３の出力とこのオアゲート
５の出力の論理和をとるオアゲートである。
を示すブロック図である。図において、１はデバッグす
る論理装置のアドレスバスに接続されているコンパレー
タ、２はコンパレータ１の出力と接続されたカウンタ、
３はカウンタ２に接続されたイネーブル回路、４は外部
入力を扱うアンドゲート、５はアンドゲート４の出力と
、フォールト信号ＦＡＵＬＴとの論理和をとるオアゲー
ト、６は前記イネーブル回路３の出力とこのオアゲート
５の出力の論理和をとるオアゲートである。
次に動作について説明する。コンパレータ１はプログラ
ムデバッグを行う論理装置のアドレスデータの内容を予
めセットされたアドレス値と比較し、一致した時に検出
パルスをカウンタ２に送出する。カウンタ２では、前記
検出パルスの送出回数をカウントし、予めセットされた
カウント値に達すると、イネーブル回路３ヘイネーブル
信号ＥＮＢＬを送出する。イネーブル回路３は、予めセ
ットされるブレーク機能の有効・無効のセット値によっ
て、アドレスブレーク信号ＢＲＫを送出するかどうかを
決めるもので、ブレーク有効の時、アドレスブレーク信
号ＢＲＫが送出される。アンドゲート４は、任意の時点
でプログラムをブレークするための外部入力が入力され
、外部イネーブル信号ＥＸＴＥＮＢＬによって、この外
部入力によるブレークを有効にするか無効にするかを決
定して、外部ブレーク信号ＥＸＴを送出する。オアゲー
ト５では、この外部ブレーク信号ＥＸＴ以外に、装置が
故障した時等にその状態を示すフォールト信号ＦＡＵＬ
Ｔが入力されており、それらによってもブレークできる
ようなっている。このオアゲート５の出力は、アドレス
ブレーク信号ＢＲＫとともに、オアゲート６に入力され
、オアゲート６は、それらの論理和に基づいて被デバッ
グプログラムをブレークする割込み信号ＩＮＴを発生す
る。
ムデバッグを行う論理装置のアドレスデータの内容を予
めセットされたアドレス値と比較し、一致した時に検出
パルスをカウンタ２に送出する。カウンタ２では、前記
検出パルスの送出回数をカウントし、予めセットされた
カウント値に達すると、イネーブル回路３ヘイネーブル
信号ＥＮＢＬを送出する。イネーブル回路３は、予めセ
ットされるブレーク機能の有効・無効のセット値によっ
て、アドレスブレーク信号ＢＲＫを送出するかどうかを
決めるもので、ブレーク有効の時、アドレスブレーク信
号ＢＲＫが送出される。アンドゲート４は、任意の時点
でプログラムをブレークするための外部入力が入力され
、外部イネーブル信号ＥＸＴＥＮＢＬによって、この外
部入力によるブレークを有効にするか無効にするかを決
定して、外部ブレーク信号ＥＸＴを送出する。オアゲー
ト５では、この外部ブレーク信号ＥＸＴ以外に、装置が
故障した時等にその状態を示すフォールト信号ＦＡＵＬ
Ｔが入力されており、それらによってもブレークできる
ようなっている。このオアゲート５の出力は、アドレス
ブレーク信号ＢＲＫとともに、オアゲート６に入力され
、オアゲート６は、それらの論理和に基づいて被デバッ
グプログラムをブレークする割込み信号ＩＮＴを発生す
る。
〔発明が解決しようとする問題点〕
従来のプログラムデバッグ装置は以上のように構成され
ているので、被デバッグプログラムが一定期間毎に処理
をくり返すようなものであるときに、セットしたアドレ
スのブレークが任意の時点で発生するイベントの後にだ
け有効にしたい場合、イベントが発生するタイミングを
想定して、カウンタ２の値をセットしなればならず、実
質的には全く不可能であるという問題点があった。
ているので、被デバッグプログラムが一定期間毎に処理
をくり返すようなものであるときに、セットしたアドレ
スのブレークが任意の時点で発生するイベントの後にだ
け有効にしたい場合、イベントが発生するタイミングを
想定して、カウンタ２の値をセットしなればならず、実
質的には全く不可能であるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、任意の時点で発生するイベントに対して、イ
ベント発生後にアドレスによるブレークを行なえるプロ
グラムデバッグ装置を得ることを目的とする。
たもので、任意の時点で発生するイベントに対して、イ
ベント発生後にアドレスによるブレークを行なえるプロ
グラムデバッグ装置を得ることを目的とする。
この発明に係るプログラムデバッグ装置は、被デバッグ
プログラムの実行アドレスに基づいて生成されるアドレ
スブレーク信号と、外部入力に基づいて生成される外部
ブレーク信号との論理積によるブレーク条件と、前記ア
ドレスブレーク信号のみによるブレーク条件とを、外部
入力同期の有効・無効に対応して排他的に選択する選択
論理手段を備えたものである。
プログラムの実行アドレスに基づいて生成されるアドレ
スブレーク信号と、外部入力に基づいて生成される外部
ブレーク信号との論理積によるブレーク条件と、前記ア
ドレスブレーク信号のみによるブレーク条件とを、外部
入力同期の有効・無効に対応して排他的に選択する選択
論理手段を備えたものである。
この発明におけるプログラムデバッグ装置は、外部入力
が真（ｔｒｕｅ）になってからアドレスブレーク信号に
よるブレーク条件が有効となるブレーク機能と、外部入
力の条件に関係なくアドレスブレーク信号によるブレー
ク条件が有効になるブレーク機能とを備え、これらを外
部入力同期の有効・無効の条件によって互いに排他とな
るように選択することにより、従来のブレーク機能に何
等の支障も与えることなく、外部信号が発生してがらア
ドレスによるブレークが行えるブレーク機能を実現する
。
が真（ｔｒｕｅ）になってからアドレスブレーク信号に
よるブレーク条件が有効となるブレーク機能と、外部入
力の条件に関係なくアドレスブレーク信号によるブレー
ク条件が有効になるブレーク機能とを備え、これらを外
部入力同期の有効・無効の条件によって互いに排他とな
るように選択することにより、従来のブレーク機能に何
等の支障も与えることなく、外部信号が発生してがらア
ドレスによるブレークが行えるブレーク機能を実現する
。
以下、この発明の一実施例を図について説明する。第１
図において、１はコンパレータ、２はカウンタ、３はイ
ネーブル回路、４はアンドゲート、５はオアゲートであ
り、第３図に同一符号を付した従来のそれらと同一、あ
るいは相当部分であるため詳細な説明は省略する。７は
外部入力同期イネーブル信号ＥＸＳＹＥＮＢＬがセット
されてぃるときイネーブルとなり、前記コンパレータ１
、カウンタ２．イネーブル回路３等で形成されるアドレ
スブレーク信号生成手段からのアドレスブレーク信号Ｂ
ＲＫと、前記アンドゲート４による外部ブレーク信号生
成手段からの外部ブレーク信号ＥＸＴとの論理積を出力
するアンドゲート、８は前記外部入力同期イネーブル信
号ＥＸＳＹＥＮＢＬがセットされていないときにイネー
ブルとなり、アドレスブレーク信号ＢＲＫを通過させる
論理ゲート。
図において、１はコンパレータ、２はカウンタ、３はイ
ネーブル回路、４はアンドゲート、５はオアゲートであ
り、第３図に同一符号を付した従来のそれらと同一、あ
るいは相当部分であるため詳細な説明は省略する。７は
外部入力同期イネーブル信号ＥＸＳＹＥＮＢＬがセット
されてぃるときイネーブルとなり、前記コンパレータ１
、カウンタ２．イネーブル回路３等で形成されるアドレ
スブレーク信号生成手段からのアドレスブレーク信号Ｂ
ＲＫと、前記アンドゲート４による外部ブレーク信号生
成手段からの外部ブレーク信号ＥＸＴとの論理積を出力
するアンドゲート、８は前記外部入力同期イネーブル信
号ＥＸＳＹＥＮＢＬがセットされていないときにイネー
ブルとなり、アドレスブレーク信号ＢＲＫを通過させる
論理ゲート。
９は外部入力同期イネーブル信号ＥＸＳＹＥＮＢＬがセ
ットされていないときにイネーブルとなり、外部ブレー
ク信号ＥＸＴをオアゲート５へ供給する論理ゲート、１
０はこれらオアゲート５、アンドゲート７及び論理ゲー
ト８のそれぞれの出力の論理和をとって割込み信号ＩＮ
Ｔとして出力するオアゲートであり、前記アンドゲート
７と論理ゲート８とは、前記アドレスブレーク信号と外
部ブレーク信号との論理積によるブレーク条件と前記ア
ドレスブレーク信号のみによるブレーク条件とを、外部
入力同期イネーブル信号ＥＸＳＹＥＮＢＬに対応して排
他的に選択する選択論理手段として機能している。
ットされていないときにイネーブルとなり、外部ブレー
ク信号ＥＸＴをオアゲート５へ供給する論理ゲート、１
０はこれらオアゲート５、アンドゲート７及び論理ゲー
ト８のそれぞれの出力の論理和をとって割込み信号ＩＮ
Ｔとして出力するオアゲートであり、前記アンドゲート
７と論理ゲート８とは、前記アドレスブレーク信号と外
部ブレーク信号との論理積によるブレーク条件と前記ア
ドレスブレーク信号のみによるブレーク条件とを、外部
入力同期イネーブル信号ＥＸＳＹＥＮＢＬに対応して排
他的に選択する選択論理手段として機能している。
次に動作について説明する。第２図はこの実施例におけ
るブレーク機能を説明するためのタイミング図である。
るブレーク機能を説明するためのタイミング図である。
ここで、外部入力同期イネーブル信号ＥＸＳＹＥＮＢＬ
は、イネーブル回路３より出力されるアドレスによるブ
レークの発生を示すアドレスブレーク信号ＢＲＫを、外
部入力に同期させるために用いる信号であり、予めセッ
トされるものである。この外部入力同期イネーブル信号
ＥＸＳＹＥＮＢＬがセットされていない場合には、アン
ドゲート７デイスエーブルとなって出力は偽（ｆａｌｓ
ｅ）となり、論理ゲート８及び９がイネーブルとなるた
め、従来のものと同一の回路構成となり、その動作も全
く同一なものとなる。
は、イネーブル回路３より出力されるアドレスによるブ
レークの発生を示すアドレスブレーク信号ＢＲＫを、外
部入力に同期させるために用いる信号であり、予めセッ
トされるものである。この外部入力同期イネーブル信号
ＥＸＳＹＥＮＢＬがセットされていない場合には、アン
ドゲート７デイスエーブルとなって出力は偽（ｆａｌｓ
ｅ）となり、論理ゲート８及び９がイネーブルとなるた
め、従来のものと同一の回路構成となり、その動作も全
く同一なものとなる。
また、この外部入力同期イネーブル信号ＥＸＳＹＥＮＢ
Ｌがセットされている場合には、論理ゲート８と９はデ
ィスエーブルとなり、アンドゲート７がイネーブルにな
る。従って、アンドゲート７の出力は外部ブレーク信号
ＥＸＴ及びアントブレーク信号ＢＲＫが共に真（ｔｒｕ
ｅ）の時にのみ真（ｔｒｕｅ）となり、第２図のプログ
ラムくり返し回数（ｉ）〜（ｉｉｉ）の部分のようにア
ドレスによるブレークが発生してイネーブル回路３から
アドレスブレーク信号ＢＲＫが送出されても、外部ブレ
ーク信号ＥＸＴが真（ｔｒｕｅ）にならない限りアンド
ゲート７の出力は真（ｔｒｕｅ）にはならず、オアゲー
ト１０から割込み信号ＩＮＴが出力されることはない。
Ｌがセットされている場合には、論理ゲート８と９はデ
ィスエーブルとなり、アンドゲート７がイネーブルにな
る。従って、アンドゲート７の出力は外部ブレーク信号
ＥＸＴ及びアントブレーク信号ＢＲＫが共に真（ｔｒｕ
ｅ）の時にのみ真（ｔｒｕｅ）となり、第２図のプログ
ラムくり返し回数（ｉ）〜（ｉｉｉ）の部分のようにア
ドレスによるブレークが発生してイネーブル回路３から
アドレスブレーク信号ＢＲＫが送出されても、外部ブレ
ーク信号ＥＸＴが真（ｔｒｕｅ）にならない限りアンド
ゲート７の出力は真（ｔｒｕｅ）にはならず、オアゲー
ト１０から割込み信号ＩＮＴが出力されることはない。
外部ブレーク信号ＥＸＴとアドレスブレーク信号ＢＲＫ
の論理積が真（ｔｒｕｅ）になると、アンドゲート７の
出力は真（ｔｒｕｅ）となってオアゲー１−１０に入力
され、結局オアゲート１０の出力が真（ｔｒｕｅ）とな
り、第２図のプログラムくり返し回数（ｉｖ ）の部分
のように割込み信号ＩＮＴが出力されてブレークが発生
する。フォールト信号ＦＡＵＬＴは、ここでオアゲート
１０の入力となっている。従って、イベント発生の後に
アドレスによるブレークを実施したい場合には、アンド
ゲート４の外部入力にイベント信号を接続して、外部入
力同期イネーブル信号ＥＸＳＹＥＮＢＬをセーフ一 ツトすれば良い。
の論理積が真（ｔｒｕｅ）になると、アンドゲート７の
出力は真（ｔｒｕｅ）となってオアゲー１−１０に入力
され、結局オアゲート１０の出力が真（ｔｒｕｅ）とな
り、第２図のプログラムくり返し回数（ｉｖ ）の部分
のように割込み信号ＩＮＴが出力されてブレークが発生
する。フォールト信号ＦＡＵＬＴは、ここでオアゲート
１０の入力となっている。従って、イベント発生の後に
アドレスによるブレークを実施したい場合には、アンド
ゲート４の外部入力にイベント信号を接続して、外部入
力同期イネーブル信号ＥＸＳＹＥＮＢＬをセーフ一 ツトすれば良い。
以上のように、この発明によれば外部入力同期の有効・
無効の条件によって、外部入力が真（ｔｒｕｅ）のとき
アドレスによるブレーク条件が有効となるブレーク機能
と外部入力の条件とは無関係にアドレスによるブレーク
条件が有効になるブレーク機能とが、互いに排他となる
ように選択される構成としたので、従来のブレーク機能
に何等支障を与えずに外部信号発生後にアドレスによる
ブレークが行えるブレーク機能が実現でき、特にイベン
トによる処理を行うような被デバッグプログラムのデバ
ッグを効率よく行える効果がある。
無効の条件によって、外部入力が真（ｔｒｕｅ）のとき
アドレスによるブレーク条件が有効となるブレーク機能
と外部入力の条件とは無関係にアドレスによるブレーク
条件が有効になるブレーク機能とが、互いに排他となる
ように選択される構成としたので、従来のブレーク機能
に何等支障を与えずに外部信号発生後にアドレスによる
ブレークが行えるブレーク機能が実現でき、特にイベン
トによる処理を行うような被デバッグプログラムのデバ
ッグを効率よく行える効果がある。
第１図はこの発明の一実施例によるプログラムデバッグ
装置を示すブロック図、第２図はそのブレーク機能を説
明するためのタイミング図、第３図は従来のプログラム
デバッグ装置を示すブロック図である。 １〜３はアドレスブレーク信号生成手段を構成するコン
パレータ、カウンタ、及びイネーブル回路、４はアンド
ゲート（外部ブレーク信号生成手段）、７．８は選択論
理手段を構成するアンドゲート、及び論理ゲート。 なお、図中、同一符号は同一、又は相当部分を示す。
装置を示すブロック図、第２図はそのブレーク機能を説
明するためのタイミング図、第３図は従来のプログラム
デバッグ装置を示すブロック図である。 １〜３はアドレスブレーク信号生成手段を構成するコン
パレータ、カウンタ、及びイネーブル回路、４はアンド
ゲート（外部ブレーク信号生成手段）、７．８は選択論
理手段を構成するアンドゲート、及び論理ゲート。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 被デバッグプログラムの実行アドレスに基づいてアドレ
スブレーク信号を生成するアドレスブレーク信号生成手
段と、外部入力に基づいて外部ブレーク信号を生成する
外部ブレーク信号生成手段と、前記アドレスブレーク信
号と前記外部ブレーク信号との論理積によるブレーク条
件と、前記アドレスブレーク信号のみによるブレーク条
件とを、外部入力同期の有効・無効に対応して排他的に
選択する選択論理手段とを備えたプログラムデバッグ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074493A JPH0795289B2 (ja) | 1987-03-30 | 1987-03-30 | プログラムデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074493A JPH0795289B2 (ja) | 1987-03-30 | 1987-03-30 | プログラムデバツグ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241645A true JPS63241645A (ja) | 1988-10-06 |
| JPH0795289B2 JPH0795289B2 (ja) | 1995-10-11 |
Family
ID=13548880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074493A Expired - Fee Related JPH0795289B2 (ja) | 1987-03-30 | 1987-03-30 | プログラムデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795289B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194531A (ja) * | 1985-02-25 | 1986-08-28 | Hitachi Ltd | 命令実行制御装置 |
-
1987
- 1987-03-30 JP JP62074493A patent/JPH0795289B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194531A (ja) * | 1985-02-25 | 1986-08-28 | Hitachi Ltd | 命令実行制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795289B2 (ja) | 1995-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |