JPS63241485A - ドップラー・ソナー速度測定システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ドツプラー効果速度測定装置に関し、特に高
い加速度の下で許容し得る誤差で船の速度を提示するこ
とができ、また船が一定の速度である時、平滑な速度デ
ータを提示することができる船舶にＪｉ５＠される速度
測定装置に関する。

〔従来の技術および解決しようとする問題点〕ドツプラ
ー速度測程器あるいは測定装置は、パルス毎に計算され
た速度における顕著な散乱を生じるソナー信号から処理
された個々の反射波を生じる。計算された速度または測
定速度が反射毎に実質的な変動を有する理由は多数ある
。１つの理由は、典型的には±７６５％のドツプラー広
がりを生じる通学のソナー速度測定装置の有限のビーム
＋ｌ＋である。更に、ドツプラー速度測定装置が塔載さ
れる船の運動（即ち、船体６１１１方向におけるローリ
ング、および長平方向のピッチング）がトランスジュー
サの運動を生じる。更に、ソナーの速度検出は、船が深
度の大きな水域にある時のように氷塊から反射される信
号に依存する時は、水自体の運動により生じる更に別の
速度の拡散成分が存在する。最後に、一般に測定が高い
信号／ノイズ比の状態にお・かれるため、実際に微量の
速度の不定性を生じる周囲のノイズがある。

丼ソナー発信器から受取られるデータを平滑化するため
に、ドツプラー速度の連続的な多くの有効な読みからの
データは、速度測定装置の出力として与えられる前に平
均化される。略々５秒毎に生じる速度の更新およびパル
ス間隔における反射面から反射される多数の信号を回避
するのに充分な低さである反復率のため、平均化される
パルスの反射成分の数は、典型的には９乃至３６になる
。平均化信号はまた、５秒毎の更新において０．１．０
．２．０．３あるいは０．４ノツト（１海里／時間）の
固定スルー・レート限界の対象となる。

このため、ドツプラー測定装置の出力に生じるＥの速度
は、５秒間隔の出力毎のスルー・レート限界以上は変化
し得ない。実際には、全ての船は、５秒間の上方速度更
新当たり最大の速度変化に対する０、１ノツトの速度変
化を用いていた。

低い加速度の大型商船の場合は、０．１ノツトの小さな
スルー・レートは、加速度に充分に追従するため、また
定速度運転のため実質的に一定の速度データを提供する
ため受入れ得るものであった。

船の加速度が５秒の更新率における秒当たり０．１ノツ
トの速度更新で追従できないようなＩＫ）舶の場合、ド
ツプラー速度測定装置は、例え一定した状態の下での速
度の読みが受入れられる場合でも、高い加速度における
正確な速度情報の提示を欠くものであることが判った。

このような不足に対処するため、システム・サイクルの
更新率は毎秒実質的に１回の更新まで増加さね、これに
より４の因数で平均化されたソナーのドツプラー反射波
数を減少させて、サイクル当たり９つの反射を生じるこ
とに上り、ドツプラー測定装置により処理される粗デー
タを更新毎のドツプラー周波数において実質的に大きな
変動を生じるようにさせる。速度測定装置が受入れ得る
遅れで毎分２０ノツトまでの加速度を追跡することを可
能にするため２進値に適合するフィルタが付加さゎた。

この２進値適合フィルタは、更新毎に０．１．０．２　
、０．４および０．ｆｌノットの４つのスルー・レート
を生じる容量を有するものであった。

２進値適応フイルタは下記のように作動した。

過去の速度の読みがＶＮ−１ノツトであり、またゲート
１１１が更新毎にＧ　Ｍ−＋であったとすれば、第１の
スデップは過去の速度の読みＶＮ−１をその時の読み■
８から控除することにより、ノットにおける出力の差Δ
Ｎを生じる。ΔＮがＯＮ−。

を越えるならば、もしΔＮが正ならば出力は（Ｖ　Ｎ−
１＋　Ｇ　Ｎ−１）とナリ、またΔＮが負ならば、（Ｖ
　Ｎ−Ｉ　　Ｇ　Ｎ−＋　）となる。いずれの場合も、
ΔＮがＧＮ、、を越えるため、フィルタは値ＧＮ−１を
次の反射信号の提示のための次に高い許容値へ増加させ
ることになる。あるいはまた、もしΔＮがＧＮ−１より
小さかったならば、その時の速度の読み■８が出力され
、ゲート値ａＳ−＋は次に小さな増分に変化させられる
。もしΔＮ−０ならば、速度の出力は変化せず、またゲ
ートＧＮは１つの増分だけ減少することになる。更新さ
れた速度出力を生じ、ゲート値の変化のこのような選択
プロセスは、速度測定システムの各サイクル毎に継続１
−ることになる。

これまでの運転則に従うように作られたフィルタは、定
速航行の間スルー・レートを更新毎に０．１ノツトの最
小値まで低下させようとする。

加速度または減速度が生じる時、このフィルタは満足し
得る誤差で速度の変化を追跡しようとするため、ゲート
１１１を開く。しかし、例え加速あるいは減速に続く定
速度航行においても、フィルタに与えられる粗の速度の
読みは、ゲートを所要の値よりも大きな値まで開いた状
態を保持する結果となる。このように、ディジタル速度
表示は、各更新毎に過度の速度の変動を示す。結果とし
て、ここに述べたフィルタを使用する速度測定装置の使
用者は、表示された速度の変動が一定の機関回転数で航
行する船の予期される一定速度までカウンタを作動させ
る故に、その表示が受入れられないことを見出す。第１
図の線１０は、１秒の間隔で±２ノットの変動を打する
１０ノツトの速度をシミュレートするドツプラー・シス
テムにＦＭ発振器が用いられた研究室で得られたシミュ
レート信号に対する従来技術のフィルタの時間の関数と
しての出力速度の変動を示している。線１１．１２は、
それぞれ±２ノットの速度変動を有する１分間・にｌＯ
乃至２０ノツトの加速／減速をシミュレートする時の出
力速度である。

加速期間中の速度の変動がないそれぞれ１分間にｌＯ乃
至２０ノツトの加速／減速により速度出力のカーブ１３
．１４が得られた。速度がｌＯノットで一定である時の
航行条件下でも、出力速度の読みは１０ノツトの平均速
度に対して約±０．５ノットの望ましくない変動を生じ
ることが判る。

〔問題点を解決するための手段〕

従って、本発明の主な目的は、船が航行中即ち一定の速
度にある時出力速度の変動が速度ゲート１１１の手動制
御によりこれまで得られたようなシステム・サイクル当
たり最大０．１ノツトの速度変化に相当する値まで低下
させられると同時に、従来技術のフィルタの８計に従う
加速度を維持する速度測定装置の１２供にある。上記お
よび他の目的は、船が加速状態にあるかあるいは前行状
態にある時速度ゲートを自動的に調整してゲート［１］
従って速度の変動を減少する航行条件下にあるかどうか
を測定された速度から検出し、加速または減速状態にあ
ることを速度の粗データが表示する時ゲートを開くこと
により、加速状態における真の速度に対する測定装置に
より示される表示出力速度における遅れを減少する改善
されたディジタル適応フィルタの提供により達成される
。このような結果を達成するために、本発明のディジタ
ル・フィルタは、粗速度データと、速度ゲートがどれだ
けの頻度で開いたか閉じたかを判定するため前のサーｒ
クルにおいて装置により与えられたデータとの間の誤差
の符号を検出する。もし符号の変化があるならば、この
フィルタは速度ゲートを閉じて、サイクル当たりの最大
変化量がサイクル当たり僅かにｏ、１ノツトとなるよう
にするが、符号の変化がない場合は、このフィルタはプ
ログラムされた方法で速度ゲートの開閉を行なうもので
ある。

本発明の上記の特質および他の特徴については、図面に
関して以下の記述から明らかになるであろう。

（実施例） 本発明のディジタル適応フィルタを用いるドツプラー速
度測定システムは、毎分２０ノツトまでの加速度に追従
することができると同時に、船が一定の速度で航行する
時表示された速度において過度の変動を生じることがな
いディジタル表示を行なうことかできる。このディジタ
ル・フィルタは、ディジタル表示速度の前の値と入って
くる粗データ信号との間の差が極性を変化させる値、即
ち正の値から負の値へ、あるいはその逆のエラー信号変
化を有する時は常に、ディジタル表示においで示される
速度の変動を０．１ノツトに；レリ限するように構成さ
れている。作動においては、もし船が加速中ならば、速
度測定装置により与えられる表示速度は実際の船の速度
を追尾することになり、この場合連続的なエラー信号は
符号を変化させず、フィルタ速度ケ−１・は、ディジタ
ル表示速度値が比較的小さな数の速度測定システムの更
新サイクルにおける実際の船の速度に追付くことを許容
するために自動的に開かれる。加速または減速モードの
間、エラー信号は符号を変化させず、またディジタル・
フィルタにより与えられる速度の許容変化は速度ゲート
が増やされる爪に従って増加する。一定速度航行中は、
ディジタル表示の表示速度は、０１［のサイクルの方向
と反対の方向において名サイクル１ｊＬに僅かに小さな
速度ゲート間隔だけ変化することを許容され、表示され
る出力速度は実質的により丁滑になる。

ドツプラー速度測定装置において使用されるディジタル
・フィルタは、最後の速度の読みがＶＮ−１，ゲートＩ
Ｉ　ＩＪ）Ｇ　Ｎ−＋であり、速度の読みＶ　Ｈ−１を
生じた速度の変化の符号が既知であったと仮定して、下
記の運転モードで作動する。この変化は、ΔＮ−１で表
わされる。下記のステップがディジタル・フィルタによ
り生じる。

ステップｌ：ドツプラー速度測定装置の粗速度データに
より与えられる新たな速度値ＶＮがら前に表示された速
度値ＶＨ−１を減算して、差の値ΔＮを得る。

ステップ２：ΔＮか前のサイクルΔＮ−１の速度差と同
じか逆の符号を持つかどうかを判定する。

ステップ２Ａ：Δ９がΔＮ−３と同じ符号を持つならば
、ステップ３Ａ、ＢまたはＣへ進む。

ステップ２Ｂ：もし符号が逆ならば、ステップ５へ進む
。

ステップ３Ａ：もしΔＮがディジタル・フィルタに格納
されたゲート値ＧＮ、、を越えるならば、ディジタル・
フィルタは出力速度の読み■、：ＶＮ−、＋ａＮ−，を
生し、ゲート値は次に大きな許容増分だけＧＨに増加さ
れる。

ステップ３Ｂ：もしΔＮかＧＮ−、より小さければ、値
■、かディジタル速度表示に示され、ケートＧＮ−，は
次に小さな許容減分だけ減少されて新たな値ＧＮどなる
。

ステップ３Ｃ：もしΔＮ＝０であれば、ディジタル表示
データとしてＶＮ”ＶＮ−１を用い、ゲート値ＧＮ−１
を最も小さな許容値ＧＮに減分する。

ステップ４ニステツプ１により速度値ＶＮ＋１の取得ま
で進む。

ステップ５：エラー値ΔＮの符−号が値ΔＮ−１の符ぢ
から変化させられるため、 ステップ５Ａ：もしエラー値ΔＮか比較的低い速度であ
るならば、ＶＮを（ＶＮ−１０，１ノツト）にセットす
る。

ステップ５Ｂ：もしエラー値が比較的速い速度に偏るな
らば、ｖＮを（ＶＮ−１＋０．１　／　ット）にセット
する。両方のステップ５Ａ、５Ｂにおいては、ゲートＩ
ＩＪを（ＧＮ±０．１ノツト）にセットし、最後のエラ
ーΔＮの符号を維持する。

ステップ６ニステツプ１へ戻ることにより値’／Ｎｉ１
へ進み、このプロセスを反復する。

本発明は特定のドツプラー・システムにおける使用に限
定されるものではないが、本発明の適応型ディジタル・
フィルタは、現在ある市販のドツプラー・システム１ｌ
ａｙＬ、ｂｃｏｎＤ　Ｓ　Ｌ　−２５０Ｎで使用される
ように開発されたものである。＋ｉｒｆ方および後方の
発受信トランスジューサによるドツプラー周波数を用い
る同様な速度測定システムが、参考のため本願に引用さ
れその一部をなす米国特許第：Ｉ、＋１９：１，０７１
ｉ号に記載されている。

従来技術のドツプラー・システムの速度処理装置の印刷
配線ボードＩＯが第２図においてブロック図の形態で示
されている。それぞれの方向において粗の速度データを
生じる前後の追跡信号１１．１２はそわぞれドツプラー
・システム内で処理されて、ボード１０に対しドップラ
ーイ＝号を与え、この信号がドツプラー・システムが氷
塊または大洋の海底に対して運ばれつつある船舶の粗デ
ータ速度を表わす。この粗データは、船のピッチングお
よびヨー・ｒングにより生じるエラーで３“〔のドツプ
ラー・データから１憂乱される。この粗データは、粗デ
ータ・レジスタ１１のドツプラー・システム内でシステ
ムのサイクル毎に一回生成される。また、ドツプラー・
システムには、レジスタ１３に保有される粗データのフ
ィルタされたバージジンとしてドツプラー・システムの
使用者に対して提示されつつあるディジタル表示データ
を保有するレジスタ１４が含まれる。レジスタ１３、目
における粗データおよび表示データは、速度プロセッサ
の印刷配線ボード！０から適応フィルタの印刷配線ボー
ド１５へ送られる。適応フィルタのホード１５はレジス
タＢおよびＡを含み、このレジスタに対して速度プロセ
ッサのボートＩＯの粗データおよび表示データがそわぞ
れドツプラー・システムにより信号が送受される期間の
倍数（ｌｌａｙＬｈｃｏｎＤ　Ｓ　Ｌ　−２５０Ｎシス
テムにおいては９または３６）である期間に生じるサイ
クル開始パルスにより転送され、この信号は粗データ・
レジスタ１３に与えられるｎｒｆに平均化される。前記
のサイクル開始パルスは、サイクル開始パルスの発生時
に、レジスタ１３．１４に格納されたデータをそれぞれ
レジスタＢおよびＡに転送する。適応フィルタＩ５は、
このデータについて、２Ｎ発生器７を０．１．２または
１のいずれかのＮの値にセットするように以下に述べる
方法で作動する。

発生器７のセットされた値２Ｎは、表示データ・レジス
タ１４を更新するデー８１１１発生器１７においである
ゲート「１ｊの値を確保するため用いられ、次のシステ
ム・サイクルにおいて使用されるように発生器７（左右
のシフトレジスタ）に格納される。

ゲートＩＩは、１．２．４．８μ秒のいずれかである。

ゲートＴＩ発生器１７は、ＤＳＬ−２５ＯＮドツプラー
・システムのクロック印刷配線ボート１）３上に置かれ
ている。発生器１７のゲートＩＪは、クロック１９と関
連して使用されて、次のシステム・サイクル開始パルス
の直前の１．２．４または８クロツク・パルスだけレジ
スタ１４における表示データ値を増派外するが、クロッ
ク１９は１メガサイクルのクロックである。

次に第３図においては、適応フィルタ１５は下記の方法
で作動する。レジスタＩ４の表示データおよびレジスタ
Ｉ１の粗データはそれぞれ、ソナー・システムのある予
め定めた数（典型的には９）の送出パルス３１に応答し
て発生器３０により生成されたサイクル開始パルス＋９
０に応答してシステム・サイクルに一回ずつ、適応フィ
ルタ１５の個々のレジスタＡおよび已に対し同時に転送
される。レジスタＡおよび已におけるデータ゛は、コン
パレータ３１において比較され、Ａ＞Ｂ、Ａ＝８あるい
はＡ＜Ｂかどうかを判定する。Ａ＞ＢおよびＡ＜Ｂの十
青報は、ストア（言己十α装置）５０に格納され、それ
らの値はストア（記憶装置）６０に格納されたＡ’　＞
Ｂ“およびＡ’　＜Ｂ’の値と比較されるが、ここでＡ
′およびＢ“は前のフィルタ・サイクルの終りに格納さ
れたレジスタＡおよびＢの値を表わす。もしコンパレー
タ３１の出力が２つの連続するサイクルにおいて同じで
なければ、予めセットされたカウンタ１６により回線＋
６０上に与えられたフィルタ・ゲートＩＩＪ　２　Ｎは
その最後の値ＮからＮ＝Ｏへ減少されることになる。

もし＋’＋ｒｒとその時のデータの読みにおけるＡおよ
びＢの比較された値におけるコンパレータ３１の出力の
変化がなければ、レジスタＡは最後のフィルタ・サイク
ルにおいて格納された値２Ｎだけ増分あるいは減分され
る。もしレジスタＡに記録された速度の値がレジスタＢ
のそれよりも小さいか、あるいはその逆であれば、レジ
スタＡの増分か生じる。カウンタ１６のカウント２Ｎが
レジスタＡに対してクロックされつつある時、レジスタ
Ａのり１１力はレジスタＢのデータと比較され、もしク
ロック動作中この２つのレジスタにおけるデータが等し
くならなければ、レジスタ７に格納された値Ｎは（Ｎ＋
１）まで増加されるが、ここでＮは３を越えることがで
きない。しかし、もしこのクロック・サイクルの間レジ
スタＡにおけるデータかレジスタＢにおけるデータと等
しくなるならば、クロック動作は値Ａ＝Ｂで停止し、レ
ジスタ７の値２Ｎは２ト１まで減少されることになるが
、ここで（Ｎ−１）は０より小さくなり得ない。

上記のいずれの条件においても、フィルタ１５はレジス
タ７に格納された最後の値Ｎをクロックの印刷配線ボー
ド１８のクロックＩＩ発生器１７に対して与え、次のフ
ィルタ・サイクルにおいてストア６０においてＡ’　＞
Ｂ″およびＡ’　＜Ｂ’　として使用されるようストア
５０に結果として生じる値Ａ＞ＢおよびＡ＜Ｂを格納し
、次いで次のサイクル開始パルスにより付勢されるまで
プログラム・ユニット９のフィルタ・サイクルを終了す
る。

第３図は、第２図のディジタル適応フィルタ１５更に詳
細なブロック図を示す。フィルタ１５の動作は下記の如
くである。最初に、ｌ”　ｙブラー速度測定システムの
レジスタにおける粗データ（システムが置かれる船の速
度のディジタル測定値）およびシステムのレジスタにお
ける表示データ（フィルタされた粗データ）が、それぞ
れサイクル開始パルス＋９０に応答して予めセラ！・さ
れたカウンタＢおよび予めセットされたアップ／タウン
・カウンタＡに対して与えられる。フィルタ回路１５は
、後で詳細に述べるようにカウンタＡおよびＢにおける
データに対して動作して、２Ｎ（レジスタ）７を０、■
、２または１の値Ｎにセットする。インバータ１［１２
および回線１６１を介して与えられる発生′Ｉ＋７にお
いてセットされたイ直２Ｎを用いて、値２Ｎに応じて１
．２．４また。は８μ秒のいずれかのＹめセットされた
カウンタＩ５の出力１６０においてゲート１１］の値を
確保′１−る。ゲートＩｌｌ　２　Ｎはカウンタ１８に
よりＡＮＤゲート８に対して与えられ、このＡＮＤゲー
トの他の入力は周波数がＩＭＩ＋７．であるクロック・
発生器１００からのクロック信号である。ＡＮＤゲート
８の出力は、アップ／ダウン・カウンタＡに対するクロ
ック入力として与えられ、（インバータ（）２の出力状
態に応じて）カウンタＡをしてｌ、２．４または８クロ
ツク・パルスだけドツプラー・システムのディジタル出
力の視覚的表示装置２における表示速度を増分あるいは
減分させるが、このクロック・パルスは速度測定装置に
使用される装置の場合は、それぞれ０．１　、０．２．
０．４および０．８ノツトに対応している。サイクル開
始パルス発生器３０は、ソナーのパルス列３Ｉの予め定
めたパルス数に応答して回線３２上にサイクル開始パル
ス列」９０を与える。典型的には、サイクル開始パルス
毎に９ソナー・パルスが存在し、ソナー・システムによ
りカウンタＢに与えられる粗データはドツプラー・シス
テム３：ｌのある予め確立された信頼性基準を満たす９
つのドツプラー反射成分の平均値である。回線３２上の
発生路３０からのサイクル開始パルス＋９０は、レジス
タＩ１の粗データを予めセットされたカウンタＢに対し
てロードし、レジスタ１４の表示データを予めセットさ
れたアップ／ダウン・カウンタＡに対しロードし、フィ
ルタのプログラム・ユニット９を初１１ＪＩ化する。

第４図は、プログラム・ユニット９により生成されたタ
イミング・シーケンスを示す。予めセットされたカウン
タＡおよびＢがそれぞれ表示データを受入れかつ粗デー
タを受入れるため回線３２」二のナイクル開始パルス１
！１０によって駆動された後、プログラム・ユニット９
はその出力１に１つのパルスを生じて、コンパレータ：
１１の出力Ａ＞ＢおよびＡ＜Ｂの状態を格納することに
なるストア５０にストローブする。この時、ストア５０
からの前に格納された出力は、それぞれ前のサイクルに
おけるコンパレータ３１の出力の状態であったストア６
０の対応する出力で排他的ＯＲゲート回路５１において
Ｉノ１他的にＯＲされる。もしコンパレータ３１からの
出力がＡ＞ＢからＡ＜Ｂへあるいはその逆に変化するな
らば、排他的ＯＲ回路５１はその出力をしてプログラム
・ユニット９の出力３における１μ秒のパルスと共に、
ＡＮＤゲート回路５２を通過してＯＲゲート８０を介し
てシフトレジスタ７およびプログラム・ユニット９をク
リアする信号レベルを生じさせることになる。シフトレ
ジスタ７のクリアは、最大許容データ変化量を更新毎に
０．１ノツトに制限させることになる。プログラム・ユ
ニット９のクリアは、この装置を第４図のタイミング図
における時点Ｔｏへ戻し、これからプログラム・ユニッ
ト９は回線３２上の次のサイクル開始パルスだけ付勢を
待機することになる。

排他的ＯＲ回路５１は、２つの従来の排他的ＯＲ回路（
図示せず）からなフている。これらの排他的ＯＲ回路の
１つは、２つの連続するサイクルの間入力Ａ＞Ｂを有す
る。他の排他的ＯＲ回路は同じ２つの連続サイクルの間
入力Ａ＜Ｂを有する。これらの排他的ＯＲの各々の出力
は、ＡＮＤゲート５２に対して与えられる前にあるＯＲ
回路（図示せず）において組合される。

もし排他的ＯＲ回路５１がその出力を変化させなかった
ならば、即ち、Ａ＞Ｂが２つの連続するサイクルにおい
て真であったか、あるいはＡ＜Ｂが２つの連続するサイ
クルにおいて真であったならば、プログラム・ユニット
９はその出力３−ヒに１つのパルス出力を生じて、プリ
セット・カウンタ！６を初期化する＝このカウンタ１６
は、最後のフィルタ・サイクルから生じたシフトレジス
タ７からの回線１６１上に荏存する故に出力３上のパル
スにより予めセットされることになる。−ｒめセットさ
れると同時に、カウンタ１６は出力信号を回線１６０上
に与え、これがカウンタ１６がその多めセットされたカ
ウントまでクロック・タウンされるまで、プログラム・
ユニッｌ−９がそのパルス出力の状態を変えることを禁
止する。カウンタ１６により生成された回線１　ｔｉ　
ＯＪ、：のゲート１１１ちまたＡＮＤゲート８に与えら
れ、このためＡＮＤゲート８は１．２．４または８つの
クロック・パルスをプリセット・アップ／タウン・カウ
ンタＡに対して許容する。カウンタ１６の予めセットす
る動作は、適正な状態の極性をカウンタＩ６に与えるた
めにインバータ＋６２により反転された後、シフトレジ
スタ７の出力により与えられる回線＋６１上に生じる３
ビツトの数により行なわわる。カウンタＡは、回線＋１
１上のゲートされたクロック・パルスに応答して、イン
バータ８２を介してカウンタＡのＵ／Ｄターミナルに対
してＩＪ、えられるコンパレータ３１の出力Ａ＞Ｂの状
態に従ってカウント・アップまたはカウント・ダウンさ
れることになる。このため、もしコンパレータ３１がそ
のＡ＞Ｂ出力ターミナルにカウンタＡのカウントがカウ
ンタＢにおけるよりも小さいことを示す信号を生じるな
らば、カウンタＡのＵ／Ｄターミナルに旬、えられる（
ｒｉ号の極性は、カウンタＡをしてその入力回線８１に
与えられるクロック・パルス数よりも大きくない数だけ
増加させ、あるいはその逆にさせる。ちしクロック・パ
ルスが回線８１上に与えられる期間中コンパレータ：ｌ
ｌの出力の極性に変化がなければ、排他的ＯＲ回路５１
からのレジスタ７に対するロート’　Ｒ／　１入力はシ
フトレジスタ７をセットさ艮、その結果ターミナル７０
におけるシフトレジスタ出力の２進数出力が、シフトレ
ジスタ７がプログラム・ユニット９の出力ターミナル４
に現われるパルスによりクロックされる特別の「１」を
獲得することになる。プログラム・ユニット９は、その
出力４に１つのパルスを生じるように前送させられて、
プリセット・カウンタ１６かそのカウントを完了する時
回線１６０上の禁市信号を除）（する。更に、プログラ
ム・ユニット９の出力４における出力パルスはレジスタ
７をクロックして、値「１」をレジスタ７の出力回線７
０上に現われるディジタル数に加えさせる。この別の「
１」は、プリセット・カウンタ１６により与えられるケ
ート１１１をしてその１１１１の２Ｎの値から２Ｎ＋１
へ増加させることになる。もしシフトレジスタ７に含ま
れるディジタル数が最初ターミナル７０における３つの
出力回線て全て「１」であったならば、シフ［・レジス
タ７の内容に対して別の「１」が加算されることは、レ
ジスタの一☆；Ｌ１から「１」をシフ１へしＣ、レジス
タの他端に「１」を挿入する効果を有する。このため、
シフトレジスタ７の内容には何の変化もなく、ゲートＩ
ＩＪはその３つの出力回線に３つのｒｌＪを与えるシフ
トレジスタ７と対応する更新毎に０．８ノツトのその最
大値に固定されたままとなる。

もしプリセット・カウンタ１６のクロック・サイクルの
間出力Ａ＞ＢまたはＡ＝Ｂの状態における変化があった
ならば、シフトレジスタ７に対するロードＲ／Ｌ入力は
、レジスタ７がプログラム・ユニット９の出力４におけ
るパルスによりクロックされる時、ＯＲゲート５３によ
りレジスタ７のシフトされた出力に回線７０」二のその
最小出力桁に零を加えさせる状態にＯＲゲート５３によ
りセットされることになる。ＯＲ回路５：ｌに対する１
つの入力はコンパレータ３１の出力Ａ＝Ｂからのもので
ある。ＯＲ回路５３に対する他の入力は、上記のクロッ
ク動作間隔におけるストア５０における格納された状態
Ａ＞Ｂおよびコンパレータ３１のＡ＞Ｂ出力ターミナル
の状態であり、これらは排他的ＯＲ回路５４に対して′
ｊえられる。次いで前に述べた動作シーケンスか生じる
ことになるが、プリセット・カウンタ１６により与えら
れるゲート１１】は、シフトレジスタ７が既にその出カ
フ０における３つの出力回線において全て零を保有しな
ければ、最後のゲー１−　Ｉｌｌから２Ｎ−１だけ減少
する。

この場合、システムの更新はその最小値０．１ノツトに
止まり、僅かに１クロツク・パルスがフィルタの次のサ
イクルにおいてアップ／タウン・カウンタＡに対して与
えられることを意味する。

ターミナル４におりるパルスの変換時に、プログラム・
ユニット９はターミナル５１−に１μ秒のパルスを与、
え、これがストア５０のＡ＞ＢおよびＡ＜Ｂの状態をス
トア６０へ転送する。パルス５の、終りと同時に、次の
システム・サイクル・パルス目０が生じるまで、プログ
ラム・ユニット９からのパルス６がＯＲ回路８０を介し
てプログラム・ユニット９をリセットする。レジスタ７
から新たに得た値２Ｎは、この時、次のシステム・サイ
クル開始パルスに先立ら、表示レジスタ１４を更新する
ためシステムのグー８１１１発生器１７に対して与えら
れる。

第５図は、従来技術のフィルタにより得られた第１図に
示されたものと同じ条件下の本発明のディジタル適応フ
ィルタにより得られた結果を示している。第５図のプロ
ット５０は、シミュレートされたソナーの反射イ１）号
の異なる条件下の第３図の速度表示装置２から読出され
たディジタル値を示すアナログ表示である。プロット５
０の部分５１は、１秒の比率における±２ノットの変動
を有１）−る１０ノットの一定速度における表示データ
の出力を示している。第１図のプロット１０にプロット
５１を比較ずわば、本発明のフィルタを用いた一定速度
の場合に、レジスタ１４における出力速度の変動におけ
る少なくとも３対１の著しい低ドが本発明のフィルタを
使用する時に得られることが間る。±２ノットの変動が
ありまた変動かない場合の１分間の１０乃至２０ノット
間の加速または減速の場合のプロット５２．５３．５４
は、本発明のフィルタおよび従来技術のフィルタか加速
条件下では等しく良好に追跡することを示している。

本発明の望ましい一実／ｉｌ！ｉ態様について述べたが
、当業者には、本発明の概念を包含する他の実施態様も
使用できることが明らかであろう。

従って、本発明は本文に開示した実施態様に限定される
べきてはなく、むしろ頭ｉ１Ｆの特許請求の範囲によっ
てのみ限定されるべきものである。

【図面の簡単な説明】

第１図はドツプラー速度測定システムにおける従来技術
のフィルタを用いて一定の速度および加速／減速の状態
において表示される出力速度を示す図、第２図は従来技
術のドツプラー速度測定システムの構成要素との木発明
の適応フィルタの相互接続状態を示すブロック図、第３
図は木発明のディジタル適応フィルタを示すブロック図
、第４図はディジタル適応フィルタにおいて使用される
プログラム・ユニットの出力状態を示すタイミンク１λ
１、および第５し１は第１し１におけるものと同じ入力
条件下のディジタル適応フィルタにより与えられる表示
速度出力を示す図である。 ２・・・視見的表示装置、７・・・２Ｎ発生器、１０・
・・ドツプラー・シスデム速度処理装置印刷配線ボード
、１１．１２・・・前後の追跡信号、１３・・・粗デー
タ・レジスタ、■・・・ディジタル表示データ保有レジ
スタ、１５・・・ディジタル適応フィルタ、１６・・・
カウンタ、１７・・・クロック＋ｌ＋発生器、１８・・
・印刷配線ボード、３０・・・サイクル開始パルス発生
器、３１・・・送出パルス、３２・・・回線、５０．６
０・・・ストア、Ｉｏｏ　−・・ドツプラー・シスデム
速度プロセッサ印刷配線ボード、１６０、１６１・・・
回線、＋６２・・・インバータ、１９０・・・サイクル
開始パルス列。

Claims (1)

1. 【特許請求の範囲】 １、粗速度データ・レジスタと、表示データ・レジスタ
   とを備え、表示データがフィルタをかけた粗速度データ
   であるドップラー・ソナー速度測定システムであって、 前記粗データを適応フィルタの第１のレジスタに対して
   送出する手段と、 前記表示データを前記適応フィルタの第２のレジスタに
   対して送出する手段と、 前記第１と第２のレジスタにおける送出 データを比較する手段と、 比較毎の前記表示データに対する許容される速度変化値
   を確保する手段とを設け、 前記許容速度の変化値が各比較の大きさ および符号によって決定され、 前記第１と第２のレジスタの比較により与えられる符号
   が前の比較の符号と異なる時、前記速度変化が最小の予
   め定めた値に減少されるドップラー型ソナー速度測定シ
   ステム。 ２、ソナーのドップラー速度信号の各サイクル毎の粗デ
   ータにフィルタをかけドップラー速度の表示値を得る方
   法であって、 前にフィルタをかけた速度の値Ｖ＿Ｎ＿−＿１を格納し
   、 速度ゲート巾Ｇ＿Ｎ＿−＿１を生じさせ、 Δ＿Ｎ＿−＿１の極性の変化の符号を決定して粗データ
   速度値Ｖ＿Ｎ＿−＿１を結果として生じさせ、ステップ
   Ａ：粗データ速度Ｖ＿の新たな値を測定し、値Ｖ＿Ｎか
   ら表示速度値Ｖ＿Ｎ＿−＿１を減算して値Δ＿Ｎの符号
   および差を得、 ステップＢ：値Δ＿ＮをΔ＿Ｎ＿−＿１と比較して前記
   符号が変化したかどうかを判定し、 もし符号が変化しなければ、Δ＿Ｎが値Ｇ＿Ｎ＿−＿１
   を越えるかどうかを判定し、 もしΔ＿ＮがＧ＿Ｎ＿−＿１よりも大きければ、速度の
   フィルタをかけた値（Ｖ＿Ｎ＿−＿１＋Ｇ＿Ｎ＿−＿１
   ）を表示レジスタに与えて、次に大きな許容増分だけ値
   Ｇ＿Ｎ＿−＿１をＧ＿Ｎへ増加させ、 もしΔ＿ＮがＧ＿Ｎ＿−＿１よりも小さければ、値Ｖ＿
   Ｎを表示レジスタに与えて、ゲート値Ｇ＿Ｎ＿−＿１を
   次に小さな許容値Ｇ＿Ｎに減少させ、 もしΔ＿Ｎが零ならば、値Ｖ＿Ｎを表示レジスタに与え
   て、ゲート値Ｇ＿Ｎ＿−＿１を次に小さな許容レベルＧ
   ＿Ｎまで減少させ、前の差の読みの誤差Δ＿Ｎ＿−＿１
   の符号を保持し、 ステップＡに戻って、次のサイクルにおける新たな粗デ
   ータ入力に対してプロセスのステップを反復して、次に
   フィルタをかけるドップラー速度値Ｖ＿Ｎ＿＋＿１を得
   、 もしステップＢが、Δ＿ＮおよびΔ＿Ｎ＿−＿１の符号
   が変化したことを判定するならば、またもしこの差が比
   較的低速度に向うならば、値Ｖ＿Ｎを（Ｖ＿Ｎ−Ｖ＿ｏ
   ）と等しくさせ、（但し、Ｖ＿ｏは表示速度値における
   最小許容変化値）Ｇ＿ＮをＶ＿ｏに設定して、差の値Δ
   ＿Ｎの符号を保持し、もしステップＢが、Δ＿Ｎおよび
   Δ＿Ｎ＿−＿１の符号が変化したことを判定するならば
   、またもし差が比較的低速度に向うならば、値Ｖ＿Ｎを
   （Ｖ＿Ｎ＿−＿１＋Ｖ＿ｏ）に等しくさせ、Ｇ＿ＮをＶ
   ＿ｏに設定し、差Δ＿Ｎの符号を保持し、 ステップＡへ戻り、次のサイクルにおける 粗データ入力に対するプロセス・ステップを反復して、
   次にフィルタをかけるドップラー速度値Ｖ＿Ｎ＿＋＿１
   を得るステップからなる方法。 ３、ドップラー型ソナー速度測定システムであって、 １サイクルの間測定されたドップラー速度に対応する粗
   データを周期的に得る手段と、 前記周期的な粗データにフィルタをかけ周期的なフィル
   タをかけたドップラー速度データを得る手段と、 前記１サイクルの前のサイクルからのフィルタをかけた
   ドップラー速度データを格納する手段と、 前記１サイクルの前記粗データを前記の前のサイクルの
   前記フィルタをかけたデータと比較して差の信号を得る
   手段と、 前記格納されたフィルタをかけたデータを 変化させて前記差の信号を減衰させる手段と、前記比較
   手段に応答して、前記差信号の振幅の符号が変化したか
   どうかを判定し、また前記差信号が振幅零まで減衰させ
   られたかどうかを判定する手段と、 前記差信号に応答して、前記比較手段からの零の振幅出
   力に応じて前記格納されたフィルタをかけたデータを変
   化させる前記手段を停止させる手段と、 前記差信号の符号の前記変化に応答して、 前記変更手段が前記の格納されたフィルタをかけたデー
   タの振幅を変化させ得る量を制限する手段とを設けるド
   ップラー型ソナー速度測定システム。 ４、粗速度データ・レジスタおよび表示データ・レジス
   タとを備え表示データはフィルタをかけた粗速度データ
   であるドップラー速度測定システムにおけるフィルタで
   あって、 プリセット・カウンタＢと、 アップ／ダウン・カウンタＡと、 周期的な開始パルスを生じるサイクル開始 パルス発生手段と、 各開始パルスに応答して、前記粗速度データおよび表示
   速度データをそれぞれ前記プリセット・カウンタおよび
   アップ／ダウン・カウンタに対して送出する手段と、 前記カウンタＡ、Ｂの出力に接続されて、 比較出力Ａ＞Ｂ、Ａ＝ＢおよびＡ＜Ｂの各値を生じるコ
   ンパレータ手段と、 前記開始パルス発生手段と接続されて、各 開始パルスに応答して１つ乃至６つのパルス列を生じる
   プログラマー・パルス手と、 クロック・パルス・ソースと、 前記プログラマー・パルス手段からの前記 の第４のパルスに応答する２＾Ｎ２進値発生手段（但し
   、Ｎは１０進数）と、 前記発生手段により与えられる２＾Ｎ２進値に設定され
   、前記クロック・パルスによりカウント・ダウンされる
   プリセット・カウンタと、クロック・パルスにより減少
   される前記プリセット・カウンタの出力状態に応答し、
   また前記クロック・パルスに応答しかつ前記カウンタＡ
   と接続されてクロック・パルスを生じ、前記コンパレー
   タのＡ＞Ｂ出力により前記カウンタＡのＵ／Ｄターミナ
   ルに与えられる信号の状態により決定される方向に前記
   カウンタをカウントさせる第１のＡＮＤゲートと、 連続する第１と第２のサイクルにおいてそれぞれ前記コ
   ンパレータの出力Ａ＞ＢおよびＡ＜Ｂの快感を各々格納
   する第１と第２の記憶手段とを設け、該第１の記憶手段
   は、前記サイクル開始パルスによる付勢の後に前記プロ
   グラム・ユニットにより生じる第１のパルスに応答し、
   更に第１のＯＲ回路と、 前記第１と第２の記憶手段の出力Ａ＞Ｂ およびＡ＜Ｂと接続されて、前記第１のＯＲ回路の第１
   の入力に対して出力信号を与える第１の排他的ＯＲ回路
   と、 前記コンパレータの出力Ａ＞Ｂおよび該 第１の排他的ＯＲ回路の最も後のサイクルからの出力Ａ
   ＞Ｂに応答して、出力信号を前記第１のＯＲ回路の第２
   の入力に対して与える第２の排他的ＯＲ回路とを設け、
   前記第１のＯＲ回路の出力は前記２＾Ｎ発生手段のＲ／
   Ｌターミナルと接続され、 前記第１の排他的ＯＲ回路の出力および前記コンパレー
   タの出力Ａ＝Ｂと接続されて、その出力において前記２
   ＾Ｎ発生手段のクリア入力に対して与える第２のＡＮＤ
   ゲートを設け、 前記プリセット・カウンタの出力は、前記 プログラマーの禁止ターミナルに対する入力として与え
   られて、前記プリセット・カウンタのカウントのカウン
   ト・ダウンまで、該プログラマーがその第４の出力ター
   ミナルから前記２＾Ｎ発生手段をクロックするパルスを
   生じることを禁止し、 前記プログラム・ユニットは、第４の出力 ターミナルにおけるパルスの終了時にその第５の出力タ
   ーミナルにおいて前記第２の記憶手段に対してパルスを
   与えて、前記第１の記憶手段の出力Ａ＞ＢおよびＡ＜Ｂ
   を前記第２の記憶手段に対して送出し、 第２のＯＲゲートを設け、 前記プログラマーは、その第５の出力ターミナルにおけ
   るパルスを、第４の出力ターミナルにおけるパルスの終
   了時に前記第２のＯＲゲートの１入力に対して与え、前
   記第２のＯＲゲートの第２の入力は前記第２のＡＮＤゲ
   ートの出力に対して接続され、前記第２のＯＲゲートは
   その出力が前記プログラマーのクリア入力と接続されて
   、該プログラマーを次に生じるサイクル開始パルスに応
   答する状態に置く、フィルタ。 ５、前記第１の排他的ＯＲ回路が、第３と第４の排他的
   ＯＲ回路からなり、 前記第３の排他的ＯＲ回路は、その入力が 前記第１と第２の記憶手段の出力Ａ＞Ｂと接続され、 前記第４の排他的ＯＲ回路は、その入力が 前記第１と第２の記憶手段の出力Ａ＞Ｂと接続され、 前記第３と第４の排他的ＯＲ回路の出力と 接続された入力を有する第３のＯＲ回路を設け、 該第３のＯＲ回路の出力が前記第２のＡＮＤ回路の１入
   力と接続される特許請求の範囲第４項記載のシステム。 ６、一連の粗データ、測定速度データを与え、かつ対応
   する１組のフィルタをかけた表示速度データを与えるソ
   ナー・ドップラー型速度測定システムにおいて、 生じる第１の粗速度データと、該第１の生じる粗速度デ
   ータのフィルタ動作から生じる前記フィルタをかけた表
   示速度データの相対的な大きさを、第２の生じる粗速度
   データと前記フィルタをかけた表示速度データの相対的
   な大きさと比較し、 前記の相対的な大きさの反転があるかどうかを前記比較
   から判定し、 前記反転が生じる時、前記フィルタをかけた表示速度が
   前記第２の生じる粗速度データの方向において変化する
   量を制限する、ドップラー型速度測定システム。 ７、前記の相対的な大きさの比較が、出力の状態が粗速
   度データおよびフィルタをかけた速度データの大きさと
   共に変化するコンパレータの使用によることを特徴とす
   る特許請求の範囲第６項記載のシステム。