JPS6323753B2 - - Google Patents
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- Publication number
- JPS6323753B2 JPS6323753B2 JP55155386A JP15538680A JPS6323753B2 JP S6323753 B2 JPS6323753 B2 JP S6323753B2 JP 55155386 A JP55155386 A JP 55155386A JP 15538680 A JP15538680 A JP 15538680A JP S6323753 B2 JPS6323753 B2 JP S6323753B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistors
- shift register
- phase
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明は電源変換装置に係り、特に３相モータ
用電源として好適な直流より３相交流を得る電源
変換装置に関するものである。
用電源として好適な直流より３相交流を得る電源
変換装置に関するものである。
商用周波数以外の電源で３相モータ等を駆動し
ようとする場合、一般に直流電源または商用電流
を一度直流に変換したものを直流−交流変換器を
用いて交流に変換した電源を使用するようにして
いる。
ようとする場合、一般に直流電源または商用電流
を一度直流に変換したものを直流−交流変換器を
用いて交流に変換した電源を使用するようにして
いる。
直流−交流変換器は、一般に第１図に示すイン
バータ回路より構成してあり、従来、第１図のト
ランジスタTr1〜Tr6を第２図に示す回路を用い
て駆動するようにしている。すなわち、駆動信号
発生回路１よりの出力信号をそれぞれ任意の時間
遅らせるための遅延回路２〜７、アンドゲート８
〜１３およびそれぞれの駆動回路１４〜１９を通
して得られる信号によつてトランジスタTr1〜
Tr6を駆動するようにしている。第３図は第２図
の駆動信号発生回路の具体的回路図で、２０，２
１はインバータ、２２はアンドゲート、２３〜２
５はナンドゲート、２６〜３４はフリツプ・フロ
ツプである。第４図は第２図のクロツク信号
（CLOCK）と各部信号ｇ，ｍ，ｎ，ｏ，ｐ，ｑ，
ｒおよびこのときの第１図のインバータ回路のＵ
相の出力電流ｕのタイムチヤートである。この場
合、各相の電流ｕ、ｖ、ｗはそれぞれ位相がずれ
ているが、第４図に示すように、電流が正より負
に変わる点で、TD秒間零になるのは、第２図に
おける遅延回路２〜７が働くためで、これによ
り、第１図のトランジスタTr1〜Tr6の過電流に
よる破壊を防止している。
バータ回路より構成してあり、従来、第１図のト
ランジスタTr1〜Tr6を第２図に示す回路を用い
て駆動するようにしている。すなわち、駆動信号
発生回路１よりの出力信号をそれぞれ任意の時間
遅らせるための遅延回路２〜７、アンドゲート８
〜１３およびそれぞれの駆動回路１４〜１９を通
して得られる信号によつてトランジスタTr1〜
Tr6を駆動するようにしている。第３図は第２図
の駆動信号発生回路の具体的回路図で、２０，２
１はインバータ、２２はアンドゲート、２３〜２
５はナンドゲート、２６〜３４はフリツプ・フロ
ツプである。第４図は第２図のクロツク信号
（CLOCK）と各部信号ｇ，ｍ，ｎ，ｏ，ｐ，ｑ，
ｒおよびこのときの第１図のインバータ回路のＵ
相の出力電流ｕのタイムチヤートである。この場
合、各相の電流ｕ、ｖ、ｗはそれぞれ位相がずれ
ているが、第４図に示すように、電流が正より負
に変わる点で、TD秒間零になるのは、第２図に
おける遅延回路２〜７が働くためで、これによ
り、第１図のトランジスタTr1〜Tr6の過電流に
よる破壊を防止している。
このように、第２図に示す従来の回路では、ト
ランジスタTr1〜Tr6の保護のため、それぞれに
遅延回路２〜７を設ける必要があり、そのため、
回路構成が複雑になつていた。また、３相負荷の
電源としては、一般に正弦波に近いことが望まし
いが、第４図ｉに示す電流波形では高調波成分が
I5／I1＝0.20、I7／I1＝0.14（I1…基本波、I5…第５
高調波、I7…第７高調波）と大きく、効率を向上
させるためには不十分であつた。
ランジスタTr1〜Tr6の保護のため、それぞれに
遅延回路２〜７を設ける必要があり、そのため、
回路構成が複雑になつていた。また、３相負荷の
電源としては、一般に正弦波に近いことが望まし
いが、第４図ｉに示す電流波形では高調波成分が
I5／I1＝0.20、I7／I1＝0.14（I1…基本波、I5…第５
高調波、I7…第７高調波）と大きく、効率を向上
させるためには不十分であつた。
本発明は上記に鑑みてなされたもので、その目
的とするところは回路構成が簡単で、広い周波数
範囲で高調波比を小さくでき、しかも、インバー
タ回路のトランジスタの過電流による破壊を防止
することができる直流を交流に変換する電源変換
装置を提供することにある。
的とするところは回路構成が簡単で、広い周波数
範囲で高調波比を小さくでき、しかも、インバー
タ回路のトランジスタの過電流による破壊を防止
することができる直流を交流に変換する電源変換
装置を提供することにある。
本発明は、シフトレジスタがクロツク信号によ
りデータをシフトする回路であり、かつ、ビツト
数を増すことによつて直列に接続された２つのト
ランジスタを１または２クロツク周期分のタイミ
ングをずらして一方をオフ、他方をオン状態にす
ることができることに着目してなされたもので、
各相の電流の高調波比を周波数に関係なく一定と
し、また、直列に接続された２つのトランジスタ
をクロツク信号に同期させて一方をオフし、次の
クロツク信号で他方をオンし、同時にオンの状態
になることがないようにするため、任意の周期の
クロツク信号を入力とする12ビツト並列出力のシ
フトレジスタであつて連続した５ビツトを１、残
りの７ビツトを０とし、上記出力のデユーテイフ
アクタをクロツク信号の２周期分小さくなるよう
に構成したレジスタを設けて、これを直流より３
相交流を得る６個のトランジスタを組合わせてな
るインバータ回路の各相の電流がそれぞれ上記ク
ロツク信号に同期して変化するように構成したこ
とを特徴としている。
りデータをシフトする回路であり、かつ、ビツト
数を増すことによつて直列に接続された２つのト
ランジスタを１または２クロツク周期分のタイミ
ングをずらして一方をオフ、他方をオン状態にす
ることができることに着目してなされたもので、
各相の電流の高調波比を周波数に関係なく一定と
し、また、直列に接続された２つのトランジスタ
をクロツク信号に同期させて一方をオフし、次の
クロツク信号で他方をオンし、同時にオンの状態
になることがないようにするため、任意の周期の
クロツク信号を入力とする12ビツト並列出力のシ
フトレジスタであつて連続した５ビツトを１、残
りの７ビツトを０とし、上記出力のデユーテイフ
アクタをクロツク信号の２周期分小さくなるよう
に構成したレジスタを設けて、これを直流より３
相交流を得る６個のトランジスタを組合わせてな
るインバータ回路の各相の電流がそれぞれ上記ク
ロツク信号に同期して変化するように構成したこ
とを特徴としている。
以下本発明を第５図、第６図、第７図に示した
実施例および第１図、第８図を用いて詳細に説明
する。
実施例および第１図、第８図を用いて詳細に説明
する。
第５図は本発明の電源変換装置のインバータ回
路の６個のトランジスタを駆動するシフトレジス
タと駆動回路の一実施例を示すブロツク図であ
る。第５図において、３５はシフトレジスタ、３
６〜４１はトランジスタ駆動回路である。
路の６個のトランジスタを駆動するシフトレジス
タと駆動回路の一実施例を示すブロツク図であ
る。第５図において、３５はシフトレジスタ、３
６〜４１はトランジスタ駆動回路である。
第６図は第５図のシフトレジスタ３５の具体的
構成の一実施例を示す回路図である。第６図にお
いて、４２は初期値入力回路、４３はノアゲー
ド、４４〜４６はインバータ、４７〜５８はフリ
ツプ・フロツプで、初期値入力回路４２は、フリ
ツプ・フロツプ４７〜５８により構成されるシフ
トレジスタの初期状態をセツトし、初期値をセツ
トした後は、入力されたクロツク信号をインバー
タ４４を介してフリツプ・フロツプ４７〜５８に
供給する。
構成の一実施例を示す回路図である。第６図にお
いて、４２は初期値入力回路、４３はノアゲー
ド、４４〜４６はインバータ、４７〜５８はフリ
ツプ・フロツプで、初期値入力回路４２は、フリ
ツプ・フロツプ４７〜５８により構成されるシフ
トレジスタの初期状態をセツトし、初期値をセツ
トした後は、入力されたクロツク信号をインバー
タ４４を介してフリツプ・フロツプ４７〜５８に
供給する。
例えば、電源が投入された直後の初期状態にお
いて、初期値入力回路４２は、SETおよびCK出
力を“０”とし、CLR出力を“１”としてフリ
ツプ・フロツプ４７〜５８をクリヤする。次に
CLR出力を“０”、SET出力を“１”としてCK
出力から５個のパルス信号を発生させると、この
とき、フリツプ・フロツプ４７から順に５個のフ
リツプ・フロツプが連続してセツトされ、残りの
７個のフリツプ・フロツプはリセツトされた状態
となる。この状態で、SETおよびCLR出力を
“０”とし、CK出力からクロツク信号をそのまま
出力すると、第８図のｂ〜ｇに示す信号ａ〜ｆが
得られる。
いて、初期値入力回路４２は、SETおよびCK出
力を“０”とし、CLR出力を“１”としてフリ
ツプ・フロツプ４７〜５８をクリヤする。次に
CLR出力を“０”、SET出力を“１”としてCK
出力から５個のパルス信号を発生させると、この
とき、フリツプ・フロツプ４７から順に５個のフ
リツプ・フロツプが連続してセツトされ、残りの
７個のフリツプ・フロツプはリセツトされた状態
となる。この状態で、SETおよびCLR出力を
“０”とし、CK出力からクロツク信号をそのまま
出力すると、第８図のｂ〜ｇに示す信号ａ〜ｆが
得られる。
したがつて、第１図に示すインバータ回路の６
個のトランジスタTr1〜Tr6が、トランジスタ
Tr1，Tr6，Tr3，Tr2，Tr5，Tr4の順にそれぞれ
信号ａ〜ｆのタイミングで駆動され、３相負荷が
紙抵抗の場合は、第８図ｈ〜ｊに示すｕ，ｖ，ｗ
の電流が流れる。
個のトランジスタTr1〜Tr6が、トランジスタ
Tr1，Tr6，Tr3，Tr2，Tr5，Tr4の順にそれぞれ
信号ａ〜ｆのタイミングで駆動され、３相負荷が
紙抵抗の場合は、第８図ｈ〜ｊに示すｕ，ｖ，ｗ
の電流が流れる。
なお、第７図は第５図のトランジスタ駆動回路
３６〜４１のうちの１つの回路の一実施例を示す
回路図である。この回路は従来技術で容易に実現
できるものであり、ここでは回路図を示すにとど
める。
３６〜４１のうちの１つの回路の一実施例を示す
回路図である。この回路は従来技術で容易に実現
できるものであり、ここでは回路図を示すにとど
める。
上記した本発明の実施例によれば、第８図ｈ〜
ｊに示す電流ｕ，ｖ，ｗの高調波成分を少なくで
き、I5／I1≒0.05、I7／I1≒0.04となり、しかも、
高調波比が一定である３相電源が得られる。ま
た、従来のように遅延回路を必要としないので、
遅延時間のばらつきを考慮する必要がなく、回路
の簡素化をはかることができる。
ｊに示す電流ｕ，ｖ，ｗの高調波成分を少なくで
き、I5／I1≒0.05、I7／I1≒0.04となり、しかも、
高調波比が一定である３相電源が得られる。ま
た、従来のように遅延回路を必要としないので、
遅延時間のばらつきを考慮する必要がなく、回路
の簡素化をはかることができる。
なお、第８図ｈに示した波高値Ｙと基本波、高
調波の波高値I1、I5、I7との関係は、I1≒2.9Y／
π、I5≒0.16Y／π、I7≒0.11Y／πとなる。そし
て基本波、第５および第７高調波以外は、計算の
結果“０”かまたは無視できる程度に小さいもの
となる。
調波の波高値I1、I5、I7との関係は、I1≒2.9Y／
π、I5≒0.16Y／π、I7≒0.11Y／πとなる。そし
て基本波、第５および第７高調波以外は、計算の
結果“０”かまたは無視できる程度に小さいもの
となる。
また、シフトレジスタ３５を用いているので、
インバータ回路の直列に接続された２つのトラン
ジスタが同期にオンの状態にならないようにする
ことができ、過電流による破壊を防止することが
できる。
インバータ回路の直列に接続された２つのトラン
ジスタが同期にオンの状態にならないようにする
ことができ、過電流による破壊を防止することが
できる。
なお、上記した実施例では、ｕ，ｖ，ｗの３相
について、それぞれの相間の位相差を120度とす
るため、12ビツトのシフトレジスタについて説明
したが、単に高調波成分を小さくするだけでよ
く、多少の位相のずれがあつても問題にならない
ときは、18ビツトシフトレジスタで構成するよう
にしてもよい。
について、それぞれの相間の位相差を120度とす
るため、12ビツトのシフトレジスタについて説明
したが、単に高調波成分を小さくするだけでよ
く、多少の位相のずれがあつても問題にならない
ときは、18ビツトシフトレジスタで構成するよう
にしてもよい。
また、24ビツト並列出力のシフトレジスタ３５
を用いたときは、連続している11ビツトまたは10
ビツトを１とするようにすればよい。また、シフ
トレジスタ３５が12ビツトまたは24ビツト並列出
力のものであるとき、それに応じて１ビツトまた
は３ビツトおきにトランジスタ駆動回路３６〜４
１の入力とする回路構成としてもよい。また、上
記の場合、シフトされるデータがクロツク信号の
周期により自動的に切り換えられるようにする信
号を発生する回路を内蔵させた構成としてもよ
い。
を用いたときは、連続している11ビツトまたは10
ビツトを１とするようにすればよい。また、シフ
トレジスタ３５が12ビツトまたは24ビツト並列出
力のものであるとき、それに応じて１ビツトまた
は３ビツトおきにトランジスタ駆動回路３６〜４
１の入力とする回路構成としてもよい。また、上
記の場合、シフトされるデータがクロツク信号の
周期により自動的に切り換えられるようにする信
号を発生する回路を内蔵させた構成としてもよ
い。
また、第８図ｂ〜ｇに示す信号ａ〜ｆを発生さ
せるために、シフトレジスタ３５を用いている
が、これをマイクロプロセツサを用いて行うよう
にしてもよい。この場合は６ビツト出力であつて
も、第８図ｂ〜ｇに示す信号ａ〜ｆを発生するこ
とができる。
せるために、シフトレジスタ３５を用いている
が、これをマイクロプロセツサを用いて行うよう
にしてもよい。この場合は６ビツト出力であつて
も、第８図ｂ〜ｇに示す信号ａ〜ｆを発生するこ
とができる。
以上説明したように、本発明によれば、広い周
波数範囲で高調波比を小さくすることができ、ま
た、インバータ回路のトランジスタの過電流によ
る破壊を防止することができ、しかも回路構成を
簡単にできるという効果がある。
波数範囲で高調波比を小さくすることができ、ま
た、インバータ回路のトランジスタの過電流によ
る破壊を防止することができ、しかも回路構成を
簡単にできるという効果がある。
第１図は電源変換装置のインバータ回路の回路
図、第２図は従来の第１図のトランジスタを駆動
する回路のブロツク図、第３図は第２図の駆動信
号発生回路の回路図、第４図は第２図の各部信号
およびこの場合の第１図のインバータ回路の出力
電流のタイムチヤート、第５図は本発明の電源変
換装置のトランジスタを駆動するためのシフトレ
ジスタと駆動回路の一実施例を示すブロツク図、
第６図は第５図のシフトレジスタの一実施例を示
す回路図、第７図は第５図の駆動回路の一実施例
を示す回路図、第８図は本発明に係る各部信号お
よびインバータ回路の出力電流のタイムチヤート
である。 Tr1〜Tr6……トランジスタ、３５……シフト
レジスタ、３６〜４１……トランジスタ駆動回
路、４２……初期値入力回路、４３……ノアゲー
ト、４４〜４６……インバータ、４７〜５８……
フリツプ・フロツプ。
図、第２図は従来の第１図のトランジスタを駆動
する回路のブロツク図、第３図は第２図の駆動信
号発生回路の回路図、第４図は第２図の各部信号
およびこの場合の第１図のインバータ回路の出力
電流のタイムチヤート、第５図は本発明の電源変
換装置のトランジスタを駆動するためのシフトレ
ジスタと駆動回路の一実施例を示すブロツク図、
第６図は第５図のシフトレジスタの一実施例を示
す回路図、第７図は第５図の駆動回路の一実施例
を示す回路図、第８図は本発明に係る各部信号お
よびインバータ回路の出力電流のタイムチヤート
である。 Tr1〜Tr6……トランジスタ、３５……シフト
レジスタ、３６〜４１……トランジスタ駆動回
路、４２……初期値入力回路、４３……ノアゲー
ト、４４〜４６……インバータ、４７〜５８……
フリツプ・フロツプ。
Claims (1)
- １ 直流より３相交流を得る６個のトランジスタ
を組み合わせてなるインバータ回路と、前記６個
のトランジスタをそれぞれ個別に駆動する６個の
駆動回路と、該各駆動回路を制御する任意の周期
のクロツク信号を入力とするレジスタとよりな
り、該レジスタが12ビツト並列出力のシフトレジ
スタであつて連続した５ビツトを１、残りの７ビ
ツトを０とし、前記出力のデユーテイフアクタを
クロツク信号の２周期分小さくなるように構成し
てあり、前記インバータ回路の各相の電流がそれ
ぞれ前記クロツク信号に同期して変化するように
構成したことを特徴とする電源変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155386A JPS5780272A (en) | 1980-11-05 | 1980-11-05 | Converter for power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155386A JPS5780272A (en) | 1980-11-05 | 1980-11-05 | Converter for power supply |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5780272A JPS5780272A (en) | 1982-05-19 |
| JPS6323753B2 true JPS6323753B2 (ja) | 1988-05-18 |
Family
ID=15604808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55155386A Granted JPS5780272A (en) | 1980-11-05 | 1980-11-05 | Converter for power supply |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5780272A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100407561C (zh) * | 2006-07-21 | 2008-07-30 | 杭州中信网络自动化有限公司 | 一种数字式固定频率抗干扰电路 |
-
1980
- 1980-11-05 JP JP55155386A patent/JPS5780272A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5780272A (en) | 1982-05-19 |
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