JPS63224273A - Josephson junction element and its manufacture - Google Patents

Josephson junction element and its manufacture

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JPS63224273A
JPS63224273A JP62057222A JP5722287A JPS63224273A JP S63224273 A JPS63224273 A JP S63224273A JP 62057222 A JP62057222 A JP 62057222A JP 5722287 A JP5722287 A JP 5722287A JP S63224273 A JPS63224273 A JP S63224273A
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JP
Japan
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layer
forming
tunnel barrier
josephson junction
region
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Application number
JP62057222A
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Japanese (ja)
Inventor
Shinichi Morohashi
信一 諸橋
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00Superconducting devices
    • H10N60/10Junction-based devices
    • H10N60/12Josephson-effect devices

Abstract

PURPOSE:To make it possible to form a plurality of junctions with different current density on the same substrate, by applying Ta which is hard to oxidize in the air to a material for forming a tunnel barrier. CONSTITUTION:As a material to form a tunnel barrier, tantalum Ta and the like are used which are rather difficult to oxidize in the air at a normal temperature. A region for forming a junction in a Ta layer 13 formed on a lower electrode 12 is selectively masked by a resist 15, and the exposed part is anodized to form a comparatively thick oxide film 14. The region forming a junction is oxidized by thermal oxidation or an oxidation method using oxygen plasma, and a comparatively thin oxide film 16 as a tunnel barrier is formed. By repeating selectively the oxidation of the desired region for forming a junction, a plurality of junctions having a tunnel barrier of different thickness can be formed on the same substrate.

Description

【発明の詳細な説明】 〔1既要〕 トンネルバリヤを形成するための材料として、従来のア
ルミニウム(AI)に代わって、タンタル(Ta)等の
、常温の大気中で比較的酸化され難い材料を用いる。下
部電極の上に形成されたTQFJにおいて、接合を形成
する領域をレジストで選択的にマスクし、露出部分を陽
掘酸化して、比較的厚い酸化膜を形成する。接合形成領
域を熱酸化あるいは酸素プラズマを用いる酸化方法等で
酸化し、トンネルバリヤとしての比較的薄い絶縁膜を形
成する。所望の接合形成領域を、さらに選択的に酸化を
反復することにより、厚さくすなわち、電流密度)が異
なるトンネルバリヤを有する複数の接合を、同一基板上
に作製することができる。
[Detailed Description of the Invention] [1 Already Required] Materials that are relatively difficult to oxidize in the atmosphere at room temperature, such as tantalum (Ta), can be used instead of conventional aluminum (AI) as a material for forming the tunnel barrier. Use. In the TQFJ formed on the lower electrode, a region where a junction is to be formed is selectively masked with a resist, and the exposed portion is oxidized to form a relatively thick oxide film. The junction formation region is oxidized by thermal oxidation or an oxidation method using oxygen plasma to form a relatively thin insulating film as a tunnel barrier. By further selectively repeating oxidation of a desired junction formation region, a plurality of junctions having tunnel barriers with different thicknesses (that is, current densities) can be fabricated on the same substrate.

〔産業上の利用分野〕[Industrial application field]

本発明はジョセフソン接合に係り、とくに、ジョセフソ
ン素子を用いた集積回路の実用化に必要な技術とされて
いる、同一基板上に電流密度の異なるジョセフソン接合
を作製する方法に関する。
The present invention relates to Josephson junctions, and in particular to a method of fabricating Josephson junctions with different current densities on the same substrate, which is considered to be a necessary technology for the practical application of integrated circuits using Josephson elements.

〔従来の技術〕[Conventional technology]

従来技術の代表例として、電極材料としてニオブ(Nb
) 、)ンネルバリャ材料として酸化アルミ(AlOx
)を用いて構成されるNb/AlOx/Nb構造のジョ
セフソン接合の作製方法について述べる。
As a typical example of conventional technology, niobium (Nb) is used as an electrode material.
),) Aluminum oxide (AlOx) is used as a tunnel barrier material.
) is used to fabricate a Josephson junction with an Nb/AlOx/Nb structure.

第8図(a)ないしくcl)は、上記の構造を有するジ
ョセフソン接合の作製工程における断面図である。第8
図(a)に示すように、例えば、シリコン(St) &
板31の上に、下部電極を形成するための第一のNbN
32、トンネルバリヤを形成するためのA10xlJ3
3、上部電極を形成するだめの第二のNb層34とを、
真空を破ることなく 、+l[lt重積層する。ここで
、A10’xF133は、NbJi332の上に生成さ
れたAl膜を、低圧酸素中で熱酸化(室温)して形成さ
れる。NbFJ32と34およびAlOxlOx層形3
するためのAl膜は、スパッタリングあるいは蒸着等の
周知の技術を用いて形成すればよい。
FIGS. 8(a) to 8(c) are cross-sectional views in the manufacturing process of a Josephson junction having the above structure. 8th
As shown in Figure (a), for example, silicon (St) &
On the plate 31, a first NbN layer for forming the lower electrode
32, A10xlJ3 for forming tunnel barrier
3. A second Nb layer 34 forming the upper electrode,
+l [lt stacking without breaking the vacuum. Here, A10'xF133 is formed by thermally oxidizing (at room temperature) an Al film produced on NbJi332 in low pressure oxygen. NbFJ32 and 34 and AlOxlOx layer type 3
The Al film for this purpose may be formed using a well-known technique such as sputtering or vapor deposition.

ところで、ジョセフソン接合を流れる電流の密度は、ト
ンネルバリヤを形成しているA10xJ’!i33の厚
さにより決定される。回路上必要とされる電流密度を得
るためには、10人程度と薄いAlOx層を形成しなけ
ればならない。しかしながら、Δl膜はきわめて酸化さ
れやすく、室温の大気に数秒曝したときに形成されるA
lOx層でさえも、その厚さが大き過ぎる。このために
、Nb眉32の上に生成されたAl膜は、成膜後、真空
槽内に導入された低圧の酸素ガスにより、室温で酸化さ
れる。このときに生成される酸化膜の厚さは、酸素ガス
の圧力と酸化時間とで制御される。酸化処理が終了後、
ただちに、その表面を、上部電極を形成するためのNb
[34で覆ってしまう。
By the way, the density of the current flowing through the Josephson junction is A10xJ'!, which forms the tunnel barrier. Determined by the thickness of i33. In order to obtain the current density required for the circuit, an AlOx layer must be formed as thin as about 10 layers. However, the Δl film is extremely susceptible to oxidation, and the Δl film formed when exposed to air at room temperature for several seconds
Even the lOx layer is too thick. For this purpose, the Al film formed on the Nb eyebrow 32 is oxidized at room temperature by low pressure oxygen gas introduced into the vacuum chamber after the film is formed. The thickness of the oxide film produced at this time is controlled by the pressure of oxygen gas and the oxidation time. After oxidation treatment is completed,
Immediately add Nb to the surface to form the upper electrode.
[It will be covered by 34.

つぎに、第8図(b)に示すように、第二のNb眉34
の上における、接合を形成する領域に対応する表面をレ
ジスト膜35でマスクしたのち、露出しているNb層3
4を、例えば、四弗化炭素と酸素の混合ガス(CF4 
+ 5%02)を用いる反応性イオンエツチング(RI
B )により、選択的に除去する。この場合、Al0x
ffi33はCF4ガスと反応しないため・上記のRI
Eにおけるエツチングストッパとしても働く、なお、上
記RIEにおけるエツチングガスおよび印加電力の例は
、それぞれ、7Paおよび50Wである。このようにし
て、接合面積に等しい面積を有する上部電極341が形
成される。
Next, as shown in FIG. 8(b), the second Nb eyebrow 34
After masking the surface corresponding to the region on which the bond is to be formed with a resist film 35, the exposed Nb layer 3 is removed.
4, for example, a mixed gas of carbon tetrafluoride and oxygen (CF4
Reactive ion etching (RI
B) for selective removal. In this case, Al0x
Because ffi33 does not react with CF4 gas, the above RI
Examples of the etching gas and applied power in the above RIE, which also acts as an etching stopper in E, are 7 Pa and 50 W, respectively. In this way, the upper electrode 341 having an area equal to the bonding area is formed.

引続き、Nb層32を、第8図(C)に示すような形状
の下部電極321に加工する。すなわち、上部電極34
1とその周囲の所定領域における、下部電極321に対
応する表面を、レジストにより選択的にマスクし、露出
しているAlOx層33、および、その下のNb[32
を、例えば、アルゴン(Ar)イオンを用いる、スパッ
タリングモードのエツチングにより、選択的に除去する
。下部電極321の加工終了後、レジストを除去し、基
板31の全面に、例えば、酸化シリコン(Si02)か
ら成る絶縁WJ3Gを形成する。絶縁層36の形成は、
例えば、公知の高周波スパッタリング法を用いて行えば
よい。
Subsequently, the Nb layer 32 is processed into a lower electrode 321 having a shape as shown in FIG. 8(C). That is, the upper electrode 34
1 and a predetermined area around it, the surface corresponding to the lower electrode 321 is selectively masked with a resist, and the exposed AlOx layer 33 and the Nb[32
is selectively removed, for example, by sputtering mode etching using argon (Ar) ions. After processing the lower electrode 321, the resist is removed and an insulating WJ3G made of silicon oxide (Si02), for example, is formed over the entire surface of the substrate 31. The formation of the insulating layer 36 is as follows:
For example, a known high frequency sputtering method may be used.

こののち、第8図(d)に示すように、絶縁層36に、
絶縁Ji36の上に形成される配線層(図示省略)と上
部電極341とを接続するためのコンタクト孔37を、
通常のフォトリングラフ技術を用いて、形成する。引続
き、シリコン基板31の全面に、配線層形成用のNb[
を堆積し、通常のフォトリソグラフ技術を用いて、配線
パターンを形成する。第8図(0)において、符号38
は上部電極341に接続された配vA層である。
After this, as shown in FIG. 8(d), on the insulating layer 36,
A contact hole 37 for connecting a wiring layer (not shown) formed on the insulating Ji 36 and the upper electrode 341 is provided.
Formed using standard photoringraph technology. Subsequently, Nb[
is deposited and a wiring pattern is formed using normal photolithography techniques. In FIG. 8(0), code 38
is the distribution layer A connected to the upper electrode 341.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上から容易に推察されるように、第8図(b)に示す
接合面積を決定するための工程がとくに重要である。し
かしながら、Nb層34(第8図(a)参照)のirg
、のバラツキおよびNb[34を選択的に除去するため
のRIEにおける条件の変動等により、接合形成領域以
外の場所において、Nb層34が完全に除去されずに残
り、所定の接合面積が得られないとか、あるいは、Al
0xFf33がもともと均一に成膜されていないために
、Nb層34の選択的除去におけるエツチングストッパ
としての働きが不完全で、下部電極321 となるべき
Nb層32の部分までエツチングされてしまうという不
都合が生じる。
As can be easily inferred from the above, the process for determining the bonding area shown in FIG. 8(b) is particularly important. However, the irg of the Nb layer 34 (see FIG. 8(a))
, and variations in the conditions in RIE for selectively removing Nb[34, etc., the Nb layer 34 remains without being completely removed in locations other than the bonding formation region, making it impossible to obtain a predetermined bonding area. No, or Al
Since 0xFf33 is not formed uniformly in the first place, its function as an etching stopper in selectively removing the Nb layer 34 is incomplete, and there is an inconvenience that the part of the Nb layer 32 that should become the lower electrode 321 is etched. arise.

これらの結果、シリコン基板31の上に形成される多数
のジョセフソン接合の特性のバラツキが大きく、所望の
品質の集積回路チップが歩留よく得られないという問題
があった。
As a result, there is a problem in that the characteristics of a large number of Josephson junctions formed on the silicon substrate 31 vary greatly, making it difficult to obtain integrated circuit chips of desired quality at a high yield.

上記の従来技術において、とくに重要な問題点は、前述
したように、トンネルバリヤを形成するためのAI膜が
酸化されやすいために、Nb/Al0X/Nb構造を、
真空槽内で、真空を破ることなしに、継続して形成しな
ければならないことである。このために、一つの基板上
に、異なった厚さの、したがって、電流密度の異なる、
複数のトンネルバリヤを形成することが不可能であった
。この問題の解決が、ジョセフソン接合を用いる集積回
路の実現における、重要な課題の一つであった。
In the above-mentioned conventional technology, a particularly important problem is that, as mentioned above, the AI film for forming the tunnel barrier is easily oxidized, so the Nb/Al0X/Nb structure is
The formation must be continued in a vacuum chamber without breaking the vacuum. For this, on one substrate, cells of different thicknesses and therefore of different current densities,
It was not possible to form multiple tunnel barriers. Solving this problem has been one of the important challenges in realizing integrated circuits using Josephson junctions.

〔問題点を解決するための手段〕[Means for solving problems]

上記従来のジョセフソン接合における問題点は、基板上
に下部電極を形成するための4体層を形成する工程と、 導体層の上に、タンタル(Ta)層を形成する工程と、 このTaJWの上において、形成される複数の接合に対
応する各々の領域を、選択的にマスクするためのレジス
トパターンを形成する工程と、このレジストパターンに
よりマスクされていない部分の前記TaJiおよびその
直下の下部電極形成用導体層の一部を陽極酸化する工程
と、接合が形成される領域における前記Ta層を酸化す
る工程と、 接合が形成される領域を包む、酸化された前記Ta[の
全面に、前記下部電極を形成するための導体層を形成す
る工程とから成り、必要に応じて、接合が形成される複
数の領域におけるTarrIが酸化されたのち、所定の
領域における前記Ta層が、さらに選択的に酸化される
ことを特徴とする、本発明のジョセフソン接合の作製方
法と、それによって作製されたジョセフソン接合とによ
り、解決される。
The problems with the above-mentioned conventional Josephson junction are the process of forming four layers to form the lower electrode on the substrate, the process of forming a tantalum (Ta) layer on the conductor layer, and the process of forming the TaJW. forming a resist pattern for selectively masking each region corresponding to a plurality of junctions to be formed; a step of anodizing a part of the forming conductor layer; a step of oxidizing the Ta layer in the region where the bond is to be formed; If necessary, after TarrI in a plurality of regions where junctions are to be formed is oxidized, the Ta layer in a predetermined region is further selectively oxidized. This problem is solved by the method for manufacturing a Josephson junction of the present invention, which is characterized by being oxidized to

〔作用〕[Effect]

最初のレジストパターンニングの段階で決定された接合
領域の周囲は、比較的厚い酸化膜で覆われるので、基板
上における複数の接合の位置および接合面積は、後の工
程において誤差を生じない。
Since the periphery of the bonding region determined in the initial resist patterning step is covered with a relatively thick oxide film, the positions and bonding areas of the plurality of bondings on the substrate do not cause errors in subsequent steps.

また、Taのような室温の大気中で酸化され難い材料を
用いてトンネルバリヤを形成するので、電流密度の異な
る接合を形成することが可能である。
Furthermore, since the tunnel barrier is formed using a material such as Ta that is not easily oxidized in the atmosphere at room temperature, it is possible to form junctions with different current densities.

〔実施例〕〔Example〕

第1図(a)ないしくg)は、本発明の実施例を示し、
ジョセフソン接合の作製工程における断面図である。第
1図(a)に示すように、例えば、シリコン基板11の
上に、Nb層12とTaJi13を、この順序で成膜す
る。この場合の成膜方法は、スパッタリングあるいは蒸
着いずれでもよいが、本実施例では、両層とも、DCマ
グネトロンスパッタリング法を用いて行った。また、両
層は、必ずしも真空を破らずに、引き続いて成膜する必
要はない。
1(a) to g) show embodiments of the present invention,
FIG. 3 is a cross-sectional view of a Josephson junction manufacturing process. As shown in FIG. 1(a), for example, an Nb layer 12 and a TaJi layer 13 are formed in this order on a silicon substrate 11. As shown in FIG. The film formation method in this case may be either sputtering or vapor deposition, but in this example, both layers were formed using DC magnetron sputtering. Further, both layers do not necessarily need to be formed successively without breaking the vacuum.

上記のマグネトロンスパッタリングの条件は、Nb層1
2については、印加電カフ、5 W/cd、堆積速度2
00 nm/win 、一方、TaJi)i13につい
ては、印加電力0.4 W/cJ、堆積速度10nm/
min %また、ガスおよびその圧力は、いずれの場合
も、Arおよび1.3 Paである。また、NJy、は
、Nb112が200 nm。
The above magnetron sputtering conditions are as follows: Nb layer 1
For 2, applied voltage cuff, 5 W/cd, deposition rate 2
00 nm/win, while for TaJi)i13, the applied power was 0.4 W/cJ, and the deposition rate was 10 nm/win.
min % and the gas and its pressure are in each case Ar and 1.3 Pa. In addition, NJy has Nb112 of 200 nm.

Ta層13は1.0〜lo、Ona+である。The Ta layer 13 is 1.0 to lo, Ona+.

つぎに、第1図(b)に示すように、形成する接合に対
応する、Ta層13の上の領域をレジストパターン15
でマスクし、この接合形成領域の周囲に露出しているT
a厄を、公知の陽極酸化法により酸化する。(Appl
eid Physics Letters 48+25
4 (1986)参照)同図において、14は陽極酸化
によって形成された酸化膜で、その厚さは、20〜10
0 na+である。したがって、当該領域における7 
afmは、層厚全体が酸化されていることになる。さら
にその下のNb層12の一部が酸化されていてもよい。
Next, as shown in FIG. 1(b), a region above the Ta layer 13 corresponding to the junction to be formed is covered with a resist pattern 15.
, and the T exposed around this junction formation area.
oxidize by a known anodic oxidation method. (Appl.
eid Physics Letters 48+25
4 (1986)) In the same figure, 14 is an oxide film formed by anodic oxidation, and its thickness is 20 to 10.
0 na+. Therefore, 7 in the area
afm is oxidized throughout the layer thickness. Furthermore, a portion of the Nb layer 12 below may be oxidized.

レジストパターン15を除去したのち、第1図(C)に
示すように、接合形成領域に残ってい、るTa層の表面
を酸化し、トンネルバリヤを構成する比較的薄い酸化膜
16を形成する。この場合に用いられる酸化方法として
は、熱酸化、酸素プラズマを用いる高周波酸化が好適で
ある。熱酸化処理条件は、例えば、酸素雰囲気中、io
o〜300 ’C15〜60分であり、酸化膜16の厚
さは、上記の温度および雰囲気中の酸素圧力で制御され
る。また、高周波酸化処理条件は、例えば、印加電力0
.5 W/C!!、酸素圧力10Pa、処理時間5 w
inであり、酸化膜16の厚さは、上記の印加電力およ
び酸素圧力で制御される。
After removing the resist pattern 15, as shown in FIG. 1C, the surface of the Ta layer remaining in the junction formation region is oxidized to form a relatively thin oxide film 16 constituting a tunnel barrier. As the oxidation method used in this case, thermal oxidation and high frequency oxidation using oxygen plasma are suitable. Thermal oxidation treatment conditions include, for example, io in an oxygen atmosphere.
o~300'C15~60 minutes, and the thickness of the oxide film 16 is controlled by the above temperature and oxygen pressure in the atmosphere. Further, the high frequency oxidation treatment conditions are, for example, 0 applied power.
.. 5 W/C! ! , oxygen pressure 10 Pa, processing time 5 W
The thickness of the oxide film 16 is controlled by the above-mentioned applied power and oxygen pressure.

なお、第1図(b)および(C)の工程を逆にし、Ta
Ji13の全面に酸化膜16を形成したのち、レジスト
パターン15で選択的にマスクし、その周囲の露出部分
を陽極酸化して陽極酸化膜14を形成する方法を採って
もよい。
In addition, by reversing the steps in FIG. 1(b) and (C), Ta
After forming the oxide film 16 on the entire surface of the Ji 13, it may be selectively masked with the resist pattern 15, and the exposed portions around it may be anodized to form the anodic oxide film 14.

つぎに、シリコン基板11の全面にNbJiを堆積する
。このNb層の厚さは100〜200na+程度で、堆
積方法および条件は、下部電極用のNbFJ 12を形
成する場合と同様である。このNb層を、第1図(d)
に示すように、酸化膜16によって決定される接合領域
を覆う上部電極17が残るように加工する。この加工は
、上記のように堆積されたNb層の表面における上部電
極17に対応する部分を、レジストによりマスクし、露
出部分を、例えば、CF4 + 5%02から成る混合
ガスを用いるRIBにより除去することによって、行わ
れる。形成される上部電極17の大きさおよび形状は、
後の工程で上部電極17の上の絶縁層中に設けられる、
コンタクト孔の位置を考慮して、決められる。
Next, NbJi is deposited on the entire surface of the silicon substrate 11. The thickness of this Nb layer is about 100 to 200 na+, and the deposition method and conditions are the same as those for forming the NbFJ 12 for the lower electrode. This Nb layer is shown in Figure 1(d).
As shown in FIG. 3, processing is performed so that the upper electrode 17 covering the bonding region determined by the oxide film 16 remains. In this process, the portion of the surface of the Nb layer deposited as described above corresponding to the upper electrode 17 is masked with a resist, and the exposed portion is removed, for example, by RIB using a mixed gas consisting of CF4 + 5%02. It is done by doing. The size and shape of the upper electrode 17 to be formed are as follows:
Provided in the insulating layer above the upper electrode 17 in a later step,
It is determined by considering the position of the contact hole.

引続いて、接合領域の周囲における陽極酸化膜14とN
bJi 12を選択的に除去し、第1図(6)に示すよ
うな下部電極121を形成する。この場合の加工は、上
部電極17とその周囲の所定領域における、下部電極1
21に対応する表面をレジストによりマスクし、露出部
分を、例えば、アルゴン(Ar)イオンを用いるスパッ
タリングモードのエツチングにより除去する。
Subsequently, the anodic oxide film 14 and N
bJi 12 is selectively removed to form a lower electrode 121 as shown in FIG. 1(6). In this case, processing is performed on the upper electrode 17 and the lower electrode 1 in a predetermined area around it.
The surface corresponding to 21 is masked with a resist, and the exposed portion is removed, for example, by etching in sputtering mode using argon (Ar) ions.

そののち、第1図(f)に示すように、シリコン基板1
1の全面に、例えば、5i02から成る、厚さが40O
n+++程度の絶U層18を堆積し、さらに、絶縁J1
iiflBに、コンタクト孔181を形成する。この場
合の加工方法としては、例えば、レジストマスクと12
1Eを用いる公知の乾式エツチング法が用いるられる。
After that, as shown in FIG. 1(f), the silicon substrate 1
For example, the entire surface of 1 is made of 5i02 and has a thickness of 40O.
An absolute U layer 18 of about n+++ is deposited, and an insulating layer 18 is further formed.
A contact hole 181 is formed in iiflB. In this case, the processing method includes, for example, resist mask and 12
A known dry etching method using 1E is used.

コンタクト孔181の大きさおよび位置は、接合領域の
大きさと位置により、実質的な影響を受けない。とくに
、酸化膜16によって決定される接合領域が1μmφ以
下と微小な場合でも、コンタクト孔181は、上部電極
17の占める範囲内に納まっていれば、任意の大きさに
設定することができる。
The size and position of contact hole 181 are not substantially affected by the size and position of the bonding area. In particular, even if the junction region determined by the oxide film 16 is as small as 1 μm or less, the contact hole 181 can be set to any size as long as it falls within the range occupied by the upper electrode 17.

さらに、コンタクト孔181の位置は、接合領域の直上
である必要はなく、上部電極17の占める範囲内の任意
の位置に設置することができる。第4図に、接合領域直
上から外れた位置に形成されたコンタクト孔182の例
を示す、同図における他の符号は第1図(a)〜<r>
と同じである。
Further, the position of the contact hole 181 does not need to be directly above the bonding region, and can be placed at any position within the range occupied by the upper electrode 17. FIG. 4 shows an example of a contact hole 182 formed at a position away from directly above the bonding region.Other reference numerals in the same figure are shown in FIGS.
is the same as

つぎに、シリコン基板11の全面に、Nb1liを堆積
する。このNbJiの厚さは500〜600na+程度
で、堆積方法および条件は、下部電極用のNb層12を
形成する場合と同様である。このNb[を、第1図(g
)に示すような配線層19に加工する。この加工方法お
よび条件は、上部電極17の加工と同様でよい。
Next, Nb1li is deposited on the entire surface of the silicon substrate 11. The thickness of this NbJi is about 500 to 600 na+, and the deposition method and conditions are the same as those for forming the Nb layer 12 for the lower electrode. This Nb[ is shown in Figure 1 (g
) is processed into a wiring layer 19 as shown in FIG. This processing method and conditions may be the same as those for processing the upper electrode 17.

このようにして、シリコン基板11の上にジョセフソン
接合が形成される。また、上記の方法により、シリコン
基板11の上に、トンネルバリヤの厚さが同一、すなわ
ち、電流密度が同一の、複数のジョセフソン接合を並行
して作製することができる。
In this way, a Josephson junction is formed on the silicon substrate 11. Further, by the above method, a plurality of Josephson junctions having the same tunnel barrier thickness, that is, the same current density, can be fabricated in parallel on the silicon substrate 11.

第2図(a)ないしく/)は、同一基板上に、電流密度
の異なるジョセフソン接合を作製する工程における断面
図である。第1図(a)ないしくC)と同様にして、シ
リコン基板21の上にNb層およびTa層が順次堆積さ
れ、接合を形成する領域をレジストでマスクし、露出部
分のTaJiを陽極酸化する。こののち、レジストマス
クを除去し、接合形成領域のTarf4a面を酸化して
、薄い酸化膜を形成する。このようにして、第2図(a
)に示すように、シリコン基板21の上に、酸化膜26
により、複数(同図では二つ)の接合領域が決定される
FIGS. 2(a) to 2(a) are cross-sectional views in the process of producing Josephson junctions with different current densities on the same substrate. In the same manner as in FIGS. 1(a) to 1(c), an Nb layer and a Ta layer are sequentially deposited on the silicon substrate 21, the region where the junction is to be formed is masked with a resist, and the exposed TaJi is anodized. . Thereafter, the resist mask is removed, and the Tarf4a surface in the junction formation region is oxidized to form a thin oxide film. In this way, Figure 2 (a
), an oxide film 26 is formed on the silicon substrate 21.
Accordingly, a plurality of (two in the figure) bonding areas are determined.

なお、第2図(a)においζ、符号22は下部電極を形
成するためのNb層、24は接合領域の周囲のTa陽陽
酸酸化膜ある。
In FIG. 2(a), ζ, reference numeral 22 is an Nb layer for forming a lower electrode, and 24 is a Ta anodic oxide film around the junction region.

電流密度の異なる接合を作製するために、酸化膜26の
うちの一方、例えば、第2図(b)に示す酸化膜261
の厚さを増大させる。このために、同図に示すように、
酸化膜261の部分以外の、シリコン3Fi21の表面
を、レジスト25でマスクする。
In order to fabricate junctions with different current densities, one of the oxide films 26, for example, the oxide film 261 shown in FIG.
Increase the thickness of. For this purpose, as shown in the figure,
The surface of the silicon 3Fi 21 other than the oxide film 261 is masked with a resist 25.

この状態で、露出部分における酸化膜261の下に存在
するTaJiの酸化を進める。この場合の酸化方法とし
ては、前記の熱酸化、高周波酸化を用いればよい。
In this state, the TaJi existing under the oxide film 261 in the exposed portion is oxidized. As the oxidation method in this case, the above-mentioned thermal oxidation or high frequency oxidation may be used.

こののち、レジスト25を除去し、シリコン基板21の
全面にNbTll1を堆積する。このNb層を、第1図
(d)の工程と同様の方法により加工し、第2図(C)
に示すように、酸化膜26および酸化膜261によって
決定される接合領域のそれぞれに対応する上部電極27
を形成する。この後に行われる、下部電極を形成するた
めのNb層22の加工、絶縁層およびコンタクト孔の形
成、配線用Nbiの堆積とパターンニング等の工程は、
第1図(e)〜(g)と同様である。
Thereafter, the resist 25 is removed and NbTll1 is deposited on the entire surface of the silicon substrate 21. This Nb layer was processed by the same method as the process shown in FIG. 1(d), and the process shown in FIG. 2(C)
As shown in FIG.
form. The subsequent steps, such as processing the Nb layer 22 to form the lower electrode, forming an insulating layer and contact holes, and depositing and patterning Nbi for wiring, are as follows:
This is similar to FIGS. 1(e) to (g).

なお、第2図(a)に示す構造を得るまでの工程におい
て、トンネルバリヤを形成するためのTa層の酸化行っ
たのちに、接合形成領域の周囲のTaの陽極酸化を行っ
てもよい、すなわち、第5図(a)に示すように、Ta
[の全表面を酸化して、比較的薄い酸化膜56を形成し
、接合形成領域をレジストによりマスクし、露出部分の
酸化膜56の下のTa層を陽極酸化して、第5図(b)
に示すように、酸化膜5Gによって決定される接合領域
の周囲に、比較的厚い陽極酸化膜54を形成する。以後
、第2図(b)の工程と同様にして、一方の接合領域に
おける酸化膜561の酸化を進め、厚いトンネルバリヤ
を形成する。なお、第5図(a)および(b)において
、符号51と52は、それぞれ、シリコン基板とNbJ
gである。
Note that in the steps leading up to obtaining the structure shown in FIG. 2(a), after the Ta layer for forming the tunnel barrier is oxidized, the Ta around the junction formation region may be anodized. That is, as shown in FIG. 5(a), Ta
A relatively thin oxide film 56 is formed by oxidizing the entire surface of )
As shown in FIG. 2, a relatively thick anodic oxide film 54 is formed around the junction region determined by the oxide film 5G. Thereafter, in the same manner as in the step of FIG. 2(b), oxidation of the oxide film 561 in one junction region is proceeded to form a thick tunnel barrier. In addition, in FIGS. 5(a) and 5(b), numerals 51 and 52 represent the silicon substrate and NbJ, respectively.
It is g.

なお、上記実施例において、上部電極および下部電極は
Nb[に限定されることはなく、その一方または双方が
他の比較的高融点の超伝窩材料、例えば、窒化ニオブ(
NbN) 、から形成されてもよい。また、トンネルバ
リヤ形成のための導電材料はTaに限定されることはな
く、大気中で比較的酸化され難いその他の物質から形成
されてもよい。
In the above embodiments, the upper electrode and the lower electrode are not limited to Nb, and one or both of them may be made of other relatively high melting point superconductor material, such as niobium nitride (
NbN). Further, the conductive material for forming the tunnel barrier is not limited to Ta, and may be formed from other materials that are relatively difficult to oxidize in the atmosphere.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、トンネルバリヤを形成する材料として
、大気中で酸化されにくいTaを用いることにより、接
合面積決定のための陽極酸化と、トンネルバリヤ形成の
ための酸化を、Ta層を成膜後、大気中に取り出して行
うことかでき、同一基板内で、場所により、Taの酸化
の程度を変えることができるようになった。その結果、
本発明は、同一基板上に、電流密度の異なる複数の接合
を形成することが可能とする効果がある。また、本発明
によれば、接合面積の決定要因として、上部電極の面積
が関与しなくなるので、上部電極の加工精度に起因する
接合の特性のバラツキを低減し、製造歩留りを向上可能
とする効果がある。さらに、本発明のジョセフソン接合
の構造においては、上部電極への接続用のコンタクト孔
の大きさと位置は、接合面積より大きな面積の上部電極
に対して決めればよく、接合の大きさおよび位置による
制約が大いに軽減され、この結果、回路設計上の自由度
が大きくなり、また製造歩留りが向上できる効果がある
According to the present invention, by using Ta, which is difficult to oxidize in the atmosphere, as the material for forming the tunnel barrier, the anodic oxidation for determining the junction area and the oxidation for forming the tunnel barrier are performed to form a Ta layer. After that, the oxidation can be carried out by taking it out into the atmosphere, making it possible to change the degree of Ta oxidation depending on the location within the same substrate. the result,
The present invention has the effect of making it possible to form a plurality of junctions with different current densities on the same substrate. Further, according to the present invention, since the area of the upper electrode is no longer involved as a determining factor in the bonding area, it is possible to reduce variations in bonding characteristics caused by processing accuracy of the upper electrode, and to improve manufacturing yield. There is. Furthermore, in the Josephson junction structure of the present invention, the size and position of the contact hole for connection to the upper electrode can be determined for the upper electrode having an area larger than the junction area, and it depends on the size and position of the junction. Restrictions are greatly reduced, resulting in greater freedom in circuit design and improved manufacturing yield.

【図面の簡単な説明】 第1図(a)ないしくg)は、本発明の実施例を示し、
ジョセフソン接合の作製工程における断面図、 第2図(a)ないしくc)は、本発明の他の実施例を示
し、同一基板上に電流密度の異なるジョセフソン接合を
作製する工程における断面図、第8図(a)ないしくe
)は、従来のジョセフソン接合の作製工程における断面
図、 第4図は本発明の他の実施例を示す断面図、第5図は本
発明のさらに他の実施例を示す断面図である。 図において、 11と21と31と51はシリコン基板、12と22と
32と34と52はNb層、13と23と53はTa層
、 14と24と54は陽極酸化膜、 15と25と35はレジスト、 16と26と56と261 と561 は酸化膜、17
とと27と341 は上部電極、 1日と36は絶縁層、 19と38は配線層、 33はA10xF3. 37と181 と182はコンタクト孔、121と32
1は下部電極、 である。 !771 7不范ep4 n笑把刑 シF  ’l:  sA  Q  イい リ(: りf
こ シダリゾ疋Jのジョ乞)′/ン挿。 鵠 3 1’B
[BRIEF DESCRIPTION OF THE DRAWINGS] FIGS. 1(a) to g) show embodiments of the present invention,
Cross-sectional views in the process of manufacturing Josephson junctions FIGS. 2(a) to c) show other embodiments of the present invention, and are cross-sectional views in the process of manufacturing Josephson junctions with different current densities on the same substrate. , Figure 8(a) or e
4 is a sectional view showing another embodiment of the present invention, and FIG. 5 is a sectional view showing still another embodiment of the present invention. In the figure, 11, 21, 31 and 51 are silicon substrates, 12, 22, 32, 34 and 52 are Nb layers, 13, 23 and 53 are Ta layers, 14, 24 and 54 are anodized films, 15 and 25 are 35 is resist, 16, 26, 56, 261 and 561 are oxide films, 17
and 27 and 341 are upper electrodes, 1 and 36 are insulating layers, 19 and 38 are wiring layers, and 33 is A10xF3. 37, 181 and 182 are contact holes, 121 and 32
1 is a lower electrode. ! 771 7 Fufan ep4
Ko Shidarizohi J's job) '/n insertion. Mouse 3 1'B

Claims (1)

【特許請求の範囲】 (1)室温の大気により実質的に酸化されない導電性材
料から成る層の表面を所定の厚さ不動態化して形成され
た絶縁層から成るトンネルバリヤと、該トンネルバリヤ
の周囲の該導電性材料層を不動態化して形成された絶縁
層とを有することを特徴とするジョセフソン接合素子。 (2)該導電性材料はタンタル(Ta)であることを特
徴とする特許請求の範囲第1項記載のジョセフソン接合
素子。 (3)少なくとも一方がニオブ(Nb)から成る上部電
極および下部電極を有することを特徴とする特許請求の
範囲第2項記載のジョセフソン接合素子。 (4)少なくとも一方が窒化ニオブ(NbN)から成る
上部電極および下部電極を有することを特徴とする特許
請求の範囲第2項記載のジョセフソン接合素子。 (5)該トンネルバリヤは、Taから成る該導電材料層
を酸化することによって形成されたタンタル酸化物であ
ることを特徴とする特許請求の範囲第2項記載のジョセ
フソン接合素子。 (6)該トンネルバリヤ周囲の絶縁層は、Taから成る
該導電材料層を酸化することによって形成されたタンタ
ル酸化物であることを特徴とする特許請求の範囲第2項
記載のジョセフソン接合素子。 (7)該トンネルバリヤを包含し、かつ、その周囲の該
絶縁層上に拡がる上部電極を有することを特徴とする特
許請求の範囲第1項記載のジョセフソン接合素子。 (8)基板上に、下部電極を形成するための導体層を形
成する工程と、 該導体層の上に、タンタル(Ta)から成る層を形成す
る工程と、 該Ta層の上において、形成される複数の接合に対応す
る各々の領域を、選択的にマスクするためのレジストパ
ターンを形成する工程と、 該レジストパターンによりマスクされていない部分の該
Ta層およびその直下の該下部電極形成用導体層の一部
を陽極酸化する工程と、 該接合が形成される領域における該Ta層を酸化する工
程と、 該接合が形成される領域を包む、酸化された該Ta層の
全面に、上部電極を形成するための導体層を形成する工
程とから成ることを特徴とするジョセフソン接合素子の
作製方法。(9)該接合が形成される複数の領域におけ
る該Ta層が酸化されたのち、所定の該領域における該
Ta層が、さらに選択的に酸化されることを特徴とする
特許請求の範囲第8項記載のジョセフソン接合素子の作
製方法。 (10)該上部電極および下部電極を形成するそれぞれ
の導体層の、少なくとも一方が、NbもしくはNbNか
ら成ることを特徴とする特許請求の範囲第8項記載のジ
ョセフソン接合素子の作製方法。
[Scope of Claims] (1) A tunnel barrier made of an insulating layer formed by passivating the surface of a layer made of a conductive material that is not substantially oxidized by air at room temperature to a predetermined thickness; and an insulating layer formed by passivating the surrounding conductive material layer. (2) The Josephson junction device according to claim 1, wherein the conductive material is tantalum (Ta). (3) The Josephson junction device according to claim 2, characterized in that it has an upper electrode and a lower electrode, at least one of which is made of niobium (Nb). (4) The Josephson junction device according to claim 2, characterized in that it has an upper electrode and a lower electrode, at least one of which is made of niobium nitride (NbN). (5) The Josephson junction device according to claim 2, wherein the tunnel barrier is tantalum oxide formed by oxidizing the conductive material layer of Ta. (6) The Josephson junction element according to claim 2, wherein the insulating layer surrounding the tunnel barrier is tantalum oxide formed by oxidizing the conductive material layer made of Ta. . (7) The Josephson junction device according to claim 1, further comprising an upper electrode that includes the tunnel barrier and extends over the insulating layer surrounding the tunnel barrier. (8) forming a conductor layer for forming a lower electrode on the substrate; forming a layer made of tantalum (Ta) on the conductor layer; and forming a layer made of tantalum (Ta) on the Ta layer. forming a resist pattern for selectively masking each region corresponding to a plurality of junctions to be formed, and forming a resist pattern for forming the Ta layer in a portion not masked by the resist pattern and the lower electrode immediately below the Ta layer. a step of anodizing a part of the conductor layer; a step of oxidizing the Ta layer in the region where the junction is formed; and an upper surface of the oxidized Ta layer surrounding the region where the junction is formed. 1. A method for manufacturing a Josephson junction element, comprising the step of forming a conductor layer for forming an electrode. (9) After the Ta layer in a plurality of regions where the junctions are formed is oxidized, the Ta layer in a predetermined region is further selectively oxidized. The method for manufacturing the Josephson junction device described in Section 1. (10) The method for manufacturing a Josephson junction element according to claim 8, wherein at least one of the conductor layers forming the upper electrode and the lower electrode is made of Nb or NbN.
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Cited By (2)

* Cited by examiner, † Cited by third party
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US5047390A (en) * 1988-10-03 1991-09-10 Matsushita Electric Industrial Co., Ltd. Josephson devices and process for manufacturing the same
US5256636A (en) * 1990-09-21 1993-10-26 The Regents Of The University Of Calif. Microelectronic superconducting device with multi-layer contact

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