JPH0511432B2 - - Google Patents
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- 239000010410 layer Substances 0.000 claims description 192
- 238000005530 etching Methods 0.000 claims description 97
- 239000002887 superconductor Substances 0.000 claims description 79
- 238000000034 method Methods 0.000 claims description 33
- 239000011241 protective layer Substances 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 239000010955 niobium Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 9
- 238000010884 ion-beam technique Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 6
- 239000003960 organic solvent Substances 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- MVPPADPHJFYWMZ-UHFFFAOYSA-N chlorobenzene Chemical compound ClC1=CC=CC=C1 MVPPADPHJFYWMZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- AFYPFACVUDMOHA-UHFFFAOYSA-N chlorotrifluoromethane Chemical compound FC(F)(F)Cl AFYPFACVUDMOHA-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、論理回路や記憶装置を構成するスイ
ツチング素子等に用いられるジヨセフソン接合素
子の製造方法に関し、さらに詳しくは、微細な接
合の作製に適したジヨセフソン接合素子の製造方
法に関するものである。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a method for manufacturing Josephson junction elements used in switching elements constituting logic circuits and memory devices, and more specifically, to a method for manufacturing fine junctions. The present invention relates to a method of manufacturing a suitable Josephson junction device.
（従来技術とその問題点）
従来、ジヨセフソン接合素子で構成される集積
回路の製造では、臨界電流の制御に最も重要な接
合領域を規定する主な技術はリフトオフ法であつ
た。この一例として、アール・エフ・ブルーム
（R.F.Broom）らによつて1980年10月に発表され
たアイ・イー・イー・イー・トランズアクシヨン
ズ・オン・エレクトロン・デバイシーズ（IEEE
Transactions on Electron Devices）の第ED−
27巻第10号1998〜2008頁の論文がある。この方法
を第３図ａ〜ｃを用いて工程順に説明する。第３
図ａに示すように、絶縁体基板３１上に形成され
た第１の超伝導体電極３２上のトンネル接合とな
る部分にアンダーカツト形状のレジストマスク３
３を形成し、第３図ｂに示すように基板表面に絶
縁体層３４を蒸着し、引続きリフトオフすると第
３図ｃに示すような接合領域となる開口部が形成
される。この方法では、アンダーカツト形状のレ
ジストマスク３３は通常のホトレジスト工程に加
え、露光前あるいは露光後にクロルベンゼンなど
の有機溶剤に浸すことによつて得られるが、マス
ク寸法やマスク形状はレジストのプリベーク条件
や有機溶剤の液温、浸漬時間などの影響を受けや
すい。特に、接合の有効面積を規定するレジスト
マスク２３下部の寸法を精度よく得ることは非常
に難しい。また、トンネル障壁層を形成する部分
がこの形成過程で直接大気にさらされたり、レジ
スト処理を受けることにより汚染されるという問
題もある。(Prior art and its problems) Conventionally, in the manufacture of integrated circuits composed of Josephson junction elements, the main technique for defining the junction region, which is most important for controlling critical current, has been the lift-off method. One example of this is the IEEE Transactions on Electron Devices (IEEE), which was announced in October 1980 by RFBroom et al.
Transactions on Electron Devices)
There are papers in Volume 27, No. 10, pages 1998-2008. This method will be explained step by step using FIGS. 3a to 3c. Third
As shown in FIG.
3, an insulating layer 34 is deposited on the surface of the substrate as shown in FIG. 3b, and then lift-off is performed to form an opening that will become a bonding region as shown in FIG. 3c. In this method, the undercut-shaped resist mask 33 is obtained by immersing it in an organic solvent such as chlorobenzene before or after exposure in addition to the normal photoresist process, but the mask dimensions and shape are determined by the resist prebaking conditions. It is easily affected by the temperature of the organic solvent, the immersion time, etc. In particular, it is very difficult to accurately obtain the dimensions of the lower part of the resist mask 23 that defines the effective area of the bond. There is also the problem that the portion where the tunnel barrier layer is to be formed is directly exposed to the atmosphere during this formation process or is contaminated when subjected to resist treatment.
一方、上記問題点を解決する方法として、エツ
チング法で接合部を規定する方法がある。たとえ
ば、東海林彰らによつて発表されたアプライド・
フイジクス・レターズ（Appl.Phys.Lett.）第41
巻、1982年、1097〜1099頁の論文がある。この方
法の工程を第４図ａ〜ｃに示す。第４図ａに示す
ように絶縁体基板４１上に第１の超伝導体層４
２、トンネル障壁層４３、第２の超伝導体層４４
の三層膜からなる接合構成層を形成する。次に、
第４図ｂに示すように、第２の超伝導体層４４上
の接合部となる領域に通常のホトレジスト工程で
レジストマスク４５を形成した後、第４図ｃのよ
うに反応性スパツタエツチング法により第２の超
伝導体層４４のレジストマスク４５以外の箇所を
選択的にエツチング除去して接合部を形成する。
この方法ではリフトオフ法のようにレジストマス
クをアンダーカツト形状にする必要がないため、
比較的精度のよいレジストマスクを用いることが
でき、接合部の寸法精度も向上する。しかしなが
ら、上記のようなレジストマスクでもパターン寸
法が１〜2μｍ角程度の矩形にまで微細化されて
くると、主としてパターンのコーナ部の変形に起
因する寸法および形状の設計値からのずれが無視
できなくなり、多数個のジヨセフソン接合の接合
面積を設計どおりの値にかつ均一に形成すること
が難しくなるという欠点があつた。特に、数種類
の接合面積のジヨセフソン接合を用いた集積回路
を製造する場合にはそれぞれの接合面積の比率が
設計どおりの値になるように接合を形成する必要
があり、接合面積のずれは重大な欠点となつてい
た。 On the other hand, as a method for solving the above-mentioned problems, there is a method of defining the joint portion by an etching method. For example, the applied
Physics Letters (Appl.Phys.Lett.) No. 41
Volume, 1982, pages 1097-1099. The steps of this method are shown in Figures 4a-c. As shown in FIG. 4a, a first superconductor layer 4 is formed on an insulator substrate 41.
2. Tunnel barrier layer 43, second superconductor layer 44
A bonding constituent layer consisting of a three-layer film is formed. next,
As shown in FIG. 4b, a resist mask 45 is formed on the second superconductor layer 44 in the region that will become the bonding part by a normal photoresist process, and then reactive sputter etching is performed as shown in FIG. 4c. A bonding portion is formed by selectively etching away portions of the second superconductor layer 44 other than the resist mask 45 using a method.
With this method, unlike the lift-off method, there is no need to make the resist mask into an undercut shape.
A resist mask with relatively high precision can be used, and the dimensional precision of the joint portion can also be improved. However, even with the above-mentioned resist mask, when the pattern dimensions are miniaturized to a rectangular shape of about 1 to 2 μm square, the deviation of the dimensions and shape from the design values mainly due to the deformation of the corner parts of the pattern can be ignored. Therefore, there was a drawback that it became difficult to uniformly form the joint area of a large number of Josephson junctions to the designed value. In particular, when manufacturing integrated circuits using Josephson junctions with several types of junction areas, it is necessary to form the junctions so that the ratio of the respective junction areas matches the designed value, and deviations in the junction areas can be a serious problem. It had become a drawback.
（発明の目的）
本発明は、このような従来の欠点を取除いたジ
ヨセフソン接合素子の製造方法を提供することに
ある。(Object of the Invention) An object of the present invention is to provide a method for manufacturing a Josephson junction device that eliminates the above-mentioned drawbacks of the conventional method.
（発明の構成）
本発明によれば、基板上に第１の超伝導体電極
と、この第１の超伝導体電極の一表面上のトンネ
ル障壁層と、このトンネル障壁層を介して前記第
１の超伝導体電極と対向する第２の超伝導体電極
を有するジヨセフソン接合素子の製造方法におい
て、基板上に第１の超伝導体層、この第１の超伝
導体層上にトンネル障壁層、このトンネル障壁層
上に第２の超伝導体層を連続形成する工程、前記
第２の超伝導体層上にマスク層を形成する工程、
前記マスク層上にストライプ状の第１のエツチン
グマスクを形成して前記マスク層の前記第１のエ
ツチングマスクから露出した領域を完全にエツチ
ングし、前記第１のエツチングマスクを剥離した
後、前記マスク層と交差するストライプ状の第２
のエツチングマスクを形成し、前記マスク層の露
出部分を完全にエツチングする工程、前記第２の
エツチングマスクを剥離した後、前記第２の超伝
導体層の前記マスク層から露出した領域を完全に
エツチングしてジヨセフソン接合領域を規定する
工程を含むことを特徴とするジヨセフソン接合素
子の製造方法が得られ、さらに、基板上に第１の
超伝導体電極と、この第１の超伝導体電極の一表
面上のトンネル障壁層と、このトンネル障壁層を
介して前記第１の超伝導体電極と対向する第２の
超伝導体電極を有するジヨセフソン接合素子の製
造方法において、基板上に第１の超伝導体層、こ
の第１の超伝導体層上にトンネル障壁層、このト
ンネル障壁層上に第２の超伝導体層を連続形成す
る工程、前記第２の超伝導体層上に保護層、この
保護層上にマスク層を形成する工程、前記マスク
層上にストライプ状の第１のエツチングマスクを
形成して前記マスク層の前記第１のエツチングマ
スクから露出した領域を完全にエツチングし、前
記第１のエツチングマスクを剥離した後、前記マ
スク層と交差するストライプ状の第２のエツチン
グマスクを形成し、前記マスク層の露出部分を完
全にエツチングする工程、前記第２のエツチング
マスクを剥離した後、前記マスク層から露出した
領域の前記保護層、続いて前記第２の超伝導体を
完全にエツチングしてジヨセフソン接合領域を規
定する工程を含むことを特徴とするジヨセフソン
接合素子の製造方法が得られる。(Structure of the Invention) According to the present invention, a first superconductor electrode is provided on a substrate, a tunnel barrier layer is provided on one surface of the first superconductor electrode, and the first In a method for manufacturing a Josephson junction device having a first superconductor electrode and a second superconductor electrode facing each other, a first superconductor layer is provided on a substrate, and a tunnel barrier layer is provided on the first superconductor layer. , a step of continuously forming a second superconductor layer on the tunnel barrier layer, a step of forming a mask layer on the second superconductor layer,
A striped first etching mask is formed on the mask layer, the area of the mask layer exposed from the first etching mask is completely etched, and the first etching mask is peeled off. A second striped layer that intersects the layer.
forming an etching mask and completely etching the exposed portion of the mask layer; after peeling off the second etching mask, completely etching the area of the second superconductor layer exposed from the mask layer; A method for manufacturing a Josephson junction device is obtained, the method comprising the step of etching to define a Josephson junction region, further comprising: a first superconductor electrode on a substrate; A method for manufacturing a Josephson junction device having a tunnel barrier layer on one surface and a second superconductor electrode facing the first superconductor electrode with the tunnel barrier layer interposed therebetween. a step of successively forming a superconductor layer, a tunnel barrier layer on the first superconductor layer, a second superconductor layer on the tunnel barrier layer, and a protective layer on the second superconductor layer. forming a mask layer on the protective layer, forming a striped first etching mask on the mask layer and completely etching the area of the mask layer exposed from the first etching mask; After peeling off the first etching mask, forming a second etching mask in a stripe shape intersecting the mask layer and completely etching the exposed portion of the mask layer; peeling off the second etching mask; After that, the protective layer in the area exposed from the mask layer, and then the second superconductor are completely etched to define a Josephson junction region. is obtained.
（第１の発明の構成の詳細な説明・実施例）
以下、第１の発明の詳細を実施例を示す図面に
従つて説明する。第１図ａ，ｂ，ｃ，ｄ，ｅは、
第１の発明の一実施例を工程順に示した図であ
る。(Detailed explanation and embodiments of the structure of the first invention) Details of the first invention will be described below with reference to drawings showing embodiments. Figure 1 a, b, c, d, e are
FIG. 1 is a diagram showing an embodiment of the first invention in order of steps.
まず、第１図ａに示すように、絶縁体基板ある
いは表面に絶縁体層を有する基板１１上に連続形
成した第１の超伝導体層１２、トンネル障壁層１
３、第２の超伝導体層１４の三層膜上にマスク層
１５を形成し、さらにストライプ状の第１のエツ
チングマスク１６を形成する。次に、第１図ｂに
示すように、マスク層１５の露出部を完全にエツ
チングする。第１のエツチングマスク１６を剥離
した後、第１図ｃに示すように、マスク層１５の
パターンと交差するようにストライプ状の第２の
エツチングマスク１６′を形成し、マスク層１５
の露出部分を完全にエツチングして第１図ｄに示
すような矩形のマスク層１５を形成する。続い
て、第２の超伝導体層１４のマスク層１５からの
露出部を完全にエツチング除去することでジヨセ
フソン接合部を規定する（第１図ｅ）。本製造方
法によれば、ジヨセフソン接合領域の精度は第２
の超伝導体層１４をエツチングするときのマスク
として用いられるマスク層１５のパターン精度に
左右される。本発明では、マスク層１５の矩形パ
ターン形成のときに、互いに交差するストライプ
状の第１のエツチングマスク１６とストライプ状
の第２のエツチングマスク１６′の交差部分を用
いることになり、パターン精度の悪いレジストマ
スクのコーナー部を使用していないために、寸法
精度に優れた設計値どおりの接合パターンを得る
ことができる。さらに、第２の超伝導体層１４と
マスク層１５の材料として、第２の超伝導体層１
４をエツチング加工する条件での第２の超伝導体
層１４とマスク層１５のエツチング速度比が大き
くなるようなものを選ぶことで、マスク層１５の
膜厚を第２の超伝導体層１４の膜厚に対して薄く
することができるため、マスク層１５のエツチン
グ加工時の寸法変化を小さく抑えられ、且つ、第
２のエツチングマスクパターンをストライプ状の
マスク層１５の上に形成するときの段差部での寸
法変動が問題にならなくなる。また、マスク層１
５を薄くできることによつて、第２のエツチング
マスク１６′を用いてマスク層１５をエツチング
するときに第２の超伝導体層の露出部分が同時に
エツチングされる量を小さく抑えることができ
る。 First, as shown in FIG.
3. Form a mask layer 15 on the three-layer film of the second superconductor layer 14, and further form a striped first etching mask 16. Next, as shown in FIG. 1b, the exposed portions of mask layer 15 are completely etched. After peeling off the first etching mask 16, as shown in FIG.
The exposed portions are completely etched to form a rectangular mask layer 15 as shown in FIG. 1d. Subsequently, the exposed portion of the second superconductor layer 14 from the mask layer 15 is completely etched away to define a Josephson junction (FIG. 1e). According to this manufacturing method, the accuracy of the Josephson junction area is second to
It depends on the pattern accuracy of the mask layer 15 used as a mask when etching the superconductor layer 14. In the present invention, when forming the rectangular pattern of the mask layer 15, the intersection of the striped first etching mask 16 and the striped second etching mask 16' that intersect with each other is used, which improves pattern accuracy. Since the corners of a bad resist mask are not used, it is possible to obtain a bonding pattern with excellent dimensional accuracy and as designed. Furthermore, as the material for the second superconductor layer 14 and the mask layer 15, the second superconductor layer 1
By selecting a material that increases the etching rate ratio between the second superconductor layer 14 and the mask layer 15 under the conditions for etching the second superconductor layer 14, the thickness of the mask layer 15 can be changed to the second superconductor layer 14 Because it can be made thinner than the film thickness of the mask layer 15, the dimensional change during etching of the mask layer 15 can be suppressed to a small value, and when the second etching mask pattern is formed on the striped mask layer 15. Dimensional fluctuations at stepped portions no longer become a problem. In addition, mask layer 1
By making the layer 5 thinner, it is possible to suppress the amount of the exposed portion of the second superconductor layer that is simultaneously etched when the mask layer 15 is etched using the second etching mask 16'.
以下に、この実施例の一具体例を説明する。 A specific example of this embodiment will be explained below.
表面を熱酸化二酸化硅素（SiO2）で被覆した
シリコン（Si）基板１１上に、第１の超伝導体層
１２としてニオブ（Nb）膜2000Åをスパツタ法
あるいは蒸着法によつて形成し、続いてトンネル
障壁層１３として酸化ニオブ（Nb2O5）膜数10Å
を第１の超伝導体層１２であるNb膜の表面を熱
酸化することで形成する。続いて第２の超伝導体
層１４としてNb膜2000Åをスパツタ法あるいは
蒸着法によつて形成する。次に、第２の超伝導体
層１４の上にマスク層１５としてアルミニウム
（Al）膜50Åをスパツタ法あるいは蒸着法で形成
する。次に、マスク層１５上にホトレジストより
なる1μｍのストライプ状の第１のエツチングマ
スクをパターニングした後、アルゴン（Ar）イ
オンビームエツチング法でマスク層１５の露出部
を完全に除去する。次に、第１のエツチングマス
クを除去した後、ストライプ状に残つたマスク層
１５のパターンに直交するように1μｍ幅のスト
ライプ状の第２のエツチングマスクを第１のエツ
チングマスクと同様にパターニングした後、同様
にArイオンビームエツチング法でマスク層１５
の露出部を完全にエツチング除去する。このと
き、第２の超伝導体層１４の露出部も同時にエツ
チングされるが、AlとNbのArイオンビームによ
るスパツタ速度はほぼ同等のため、マスク層１５
をエツチングした後の第２の超伝導体層１４であ
るNb膜表面の段差は100Å以下に抑えることがで
きる。このようにして形成した矩形のマスク層１
５は、通常のホトレジスト工程で形成した矩形の
レジストパターンと比べてコーナー部の精度が大
幅に向上し設計値に近いものが得られる。続い
て、第２のエツチングマスクを除去した後、矩形
のマスク層１５をマスクとして、第２の超伝導体
層１４であるNb膜の露出部をフロン１３（CF4）
をエツチングガスとして用いた反応性スパツタエ
ツチング法で完全にエツチング除去することによ
つて、ジヨセフソン接合領域を規定する。このと
きNbのエツチング速度はAlに比べて100〜200倍
程度大きく選べるためNbを2000Åエツチングす
る間にエツチングされるAlは10〜20Åにすぎな
い。従つて50Å程度の膜厚のAlで十分にマスク
層１５としての機能を果たすことができる。この
後マスク層１５であるAl膜は例えば約60℃のリ
ン酸中でエツチングすることで容易に選択的に除
去できる。 A niobium (Nb) film of 2000 Å is formed as the first superconductor layer 12 on a silicon (Si) substrate 11 whose surface is coated with thermally oxidized silicon dioxide (SiO 2 ) by sputtering or vapor deposition, and then The number of niobium oxide (Nb 2 O 5 ) films is 10 Å as the tunnel barrier layer 13.
is formed by thermally oxidizing the surface of the Nb film, which is the first superconductor layer 12. Subsequently, a Nb film of 2000 Å is formed as the second superconductor layer 14 by sputtering or vapor deposition. Next, an aluminum (Al) film of 50 Å is formed as a mask layer 15 on the second superconductor layer 14 by sputtering or vapor deposition. Next, a first etching mask made of photoresist in the form of stripes of 1 μm is patterned on the mask layer 15, and then the exposed portion of the mask layer 15 is completely removed by argon (Ar) ion beam etching. Next, after removing the first etching mask, a second etching mask in the form of stripes with a width of 1 μm was patterned in the same manner as the first etching mask so as to be perpendicular to the pattern of the mask layer 15 that remained in the form of stripes. After that, the mask layer 15 is etched using the same Ar ion beam etching method.
Completely remove the exposed part by etching. At this time, the exposed portion of the second superconductor layer 14 is also etched at the same time, but since the sputtering speeds of Al and Nb by the Ar ion beam are almost the same, the mask layer 15 is etched.
After etching, the level difference on the surface of the Nb film, which is the second superconductor layer 14, can be suppressed to 100 Å or less. Rectangular mask layer 1 formed in this way
In No. 5, the accuracy of corner portions is significantly improved compared to a rectangular resist pattern formed by a normal photoresist process, and a pattern close to the design value can be obtained. Subsequently, after removing the second etching mask, using the rectangular mask layer 15 as a mask, the exposed portion of the Nb film that is the second superconductor layer 14 is etched with fluorocarbon 13 (CF 4 ).
The Josephson junction region is defined by completely etching away by a reactive sputter etching method using etching gas as an etching gas. At this time, the etching rate of Nb can be selected to be about 100 to 200 times higher than that of Al, so that only 10 to 20 Å of Al is etched while etching 2000 Å of Nb. Therefore, Al having a thickness of about 50 Å can sufficiently function as the mask layer 15. Thereafter, the Al film serving as the mask layer 15 can be easily selectively removed by etching in phosphoric acid at about 60° C., for example.
以上、本実施例では、接合構成層としてNb／
Nb酸化物／Nbを用い、マスク層としてAlを用
いた場合について説明したが、前に説明したエツ
チング速度比の条件を第２の超伝導体層１４とマ
スク層１５の材料が満足すれば、他の材料も使用
できる。 As described above, in this example, Nb/
The case where Nb oxide/Nb is used and Al is used as the mask layer has been described, but if the materials of the second superconductor layer 14 and the mask layer 15 satisfy the etching rate ratio conditions described above, Other materials can also be used.
（第１の発明の効果）
以上説明したように、本発明によれば、ジヨセ
フソン接合領域規定のためのマスクとして、互い
に交差するストライプ状マスクの交差部分のパタ
ーンを有するマスク層を用いるため、従来のレジ
ストマスクにみられたパターンのコーナー部の変
形に起因する寸法および形状の設計値からのずれ
という欠点が除去され、寸法精度のよい、設計ど
おりの面積のジヨセフソン接合領域をもつ接合素
子が得られる。(Effects of the First Invention) As described above, according to the present invention, a mask layer having a pattern of intersecting portions of striped masks that intersect with each other is used as a mask for defining a Josephson junction region. This eliminates the drawback of deviations in dimensions and shape from design values due to deformation of the corner portions of the pattern that was observed in the resist mask of 2015, and provides a bonding element with high dimensional accuracy and Josephson bonding area of the designed area. It will be done.
この発明は特に微細寸法の接合素子の製造に有
効である。 This invention is particularly effective for manufacturing fine-sized bonding elements.
（第２の発明の構成の詳細な説明・実施例）
次に、第２の発明の詳細を実施例を示す図面に
従つて説明する。第２図ａ，ｂ，ｃ，ｄ，ｅは、
第２の発明の一実施例を工程順に示した図であ
る。(Detailed Explanation/Examples of the Structure of the Second Invention) Next, details of the second invention will be described with reference to the drawings showing the embodiments. Figure 2 a, b, c, d, e are
FIG. 7 is a diagram showing an embodiment of the second invention in order of steps.
まず、第２図ａに示すように、絶縁体基板ある
いは表面に絶縁体層を有する基板２１上に連続形
成した第１の超伝導体層２２、トンネル障壁層２
３、第２の超伝導体層２４の三層膜上に保護層２
５およびマスク層２６を形成し、さらにストライ
プ状の第１のエツチングマスク２７を形成する。
次に、第２図ｂに示すように、マスク層２６の露
出部を完全にエツチングする。第１のエツチング
マスク２７を剥離した後、第２図ｃに示すよう
に、マスク層２６のパターンと交差するようにス
トライプ状の第２のエツチングマスク２７′を形
成し、マスク層２６の露出部分を完全にエツチン
グして第２図ｄに示すような矩形のマスク層２６
を形成する。続いて、第２図ｅに示すように、保
護層２５および第２の超伝導体層２４のマスク層
２６からの露出部を完全にエツチング除去するこ
とでジヨセフソン接合部を規定する。本製造方法
によれば、ジヨセフソン接合領域の精度は第２の
超伝導体層２４をエツチングするときのマスクと
して用いられるマスク層２６のパターン精度に左
右される。本発明では、マスク層２６の矩形パタ
ーン形成のときに、互いに交差するストライプ状
の第１のエツチングマスク２７とストライプ状の
エツチングマスク２７′の交差部分を用いること
になり、パターン精度の悪いレジストマスクのコ
ーナー部を使用していないために、寸法精度に優
れた設計値どおりの接合パターンを得ることがで
きる。さらに、保護層２５とマスク層２６の材料
として、保護層２５をエツチング加工する条件で
の保護層２５とマスク層２６のエツチング速度比
が大きくなるようなものを選ぶことでマスク層２
６の膜厚を第２の超伝導体層２４の膜厚に対して
薄くすることができるため、マスク層２６のエツ
チング加工時の寸法変化を小さく抑えられ、且
つ、第２のエツチングマスクパターンをストライ
プ状のマスク層２６の上に形成するときの段差部
での寸法変動が問題にならなくなる。また、マス
ク層２６を薄くできることによつて、第２のエツ
チングマスク２７′を用いてマスク層２６をエツ
チングするときに保護層２５の露出部分が同時に
エツチングされる量を小さく抑えることができ
る。加えて、本発明の製造方法は第２の超伝導体
層２４とマスク層２６の間に保護層２５を設けて
いるためマスク層２６をエツチングする条件で、
第２の超伝導体層２４が大きいエツチング速度を
もつような場合に特に有効であり、第２の超伝導
体層２４とマスク層２６の材料の選択の幅が広く
なる。また、第２の超伝導体層２４の表面にある
いは基板２１の表面にマスク層の厚さに比べて比
較的大きな凹凸がある場合の表面の平滑化にも有
効である。さらに、保護層２５を厚く形成するこ
とで、第２の超伝導体層エツチング後、ジヨセフ
ソン接合領域以外の表面に絶縁層をリフトオフ形
成するときのステンシルマスクとしても用いるこ
とができる。 First, as shown in FIG. 2a, a first superconductor layer 22 and a tunnel barrier layer 2 are continuously formed on an insulating substrate or a substrate 21 having an insulating layer on the surface.
3. Protective layer 2 on the three-layer film of the second superconductor layer 24
5 and a mask layer 26 are formed, and a striped first etching mask 27 is further formed.
Next, as shown in FIG. 2b, the exposed portions of mask layer 26 are completely etched. After peeling off the first etching mask 27, as shown in FIG. is completely etched to form a rectangular mask layer 26 as shown in FIG.
form. Subsequently, as shown in FIG. 2e, the portions of the protective layer 25 and the second superconductor layer 24 exposed from the mask layer 26 are completely etched away to define a Josephson junction. According to this manufacturing method, the precision of the Josephson junction region depends on the pattern precision of the mask layer 26 used as a mask when etching the second superconductor layer 24. In the present invention, when forming the rectangular pattern of the mask layer 26, the intersection of the striped first etching mask 27 and the striped etching mask 27' that intersect with each other is used, resulting in a resist mask with poor pattern accuracy. Since the corner portions are not used, it is possible to obtain a bonding pattern as designed with excellent dimensional accuracy. Furthermore, by selecting materials for the protective layer 25 and the mask layer 26 that increase the etching rate ratio of the protective layer 25 and the mask layer 26 under the conditions for etching the protective layer 25, the mask layer 26 can be etched.
6 can be made thinner than the film thickness of the second superconductor layer 24, the dimensional change during etching of the mask layer 26 can be suppressed to a small value, and the second etching mask pattern can be When forming on the striped mask layer 26, dimensional variations at the stepped portions do not become a problem. Furthermore, by making the mask layer 26 thinner, when the mask layer 26 is etched using the second etching mask 27', the amount of the exposed portion of the protective layer 25 that is simultaneously etched can be suppressed. In addition, since the manufacturing method of the present invention provides the protective layer 25 between the second superconductor layer 24 and the mask layer 26, under the conditions for etching the mask layer 26,
This is particularly effective when the second superconductor layer 24 has a high etching rate, and the selection range of materials for the second superconductor layer 24 and the mask layer 26 is wide. It is also effective for smoothing the surface when the surface of the second superconductor layer 24 or the surface of the substrate 21 has irregularities that are relatively large compared to the thickness of the mask layer. Furthermore, by forming the protective layer 25 thickly, it can also be used as a stencil mask when lift-off forming an insulating layer on the surface other than the Josephson junction region after etching the second superconductor layer.
以下に、この実施例の具体例を説明する。 A specific example of this embodiment will be explained below.
表面を熱酸化SiO2で被覆したシリコン基板２
１上に、第１の超伝導体層２２としてNb膜2000
Åをスパツタ法あるいは蒸着法によつて形成し、
続いてトンネル障壁層２３としてNb2O5膜数10Å
を第１の超伝導体層であるNb膜の表面を熱酸化
することで形成する。続いて第２の超伝導体層２
４としてPb膜1500Åを蒸着法によつて形成する。
次に第２の超伝導体層２４の上に保護層２５とし
てAZ―2415系のフオトレジスト層5000Åを形成
し、このフオトレジスト層を感光させないように
続いてマスク層としてAl膜50Åをスパツタ法あ
るいは蒸着法により形成する。次にマスク層２６
上にAZ―1300系のホトレジストよりなる1μｍ幅
のストライプ状の第１のエツチングマスクをパタ
ーニングした後、Arイオンビームエツチング法
でマスク層２６の露出部を完全にエツチング除去
する。続いて第１のエツチングマスクを除去す
る。第１のエツチングマスク除去にはAZ―2401
現象液の水溶液を用いればAZ―2415が露光され
ない条件ではAZ―1300系レジストのみを選択的
に除去できる。次にストライプ状に残つたマスク
層２６のパターンに直交するように、AZ−1300
系ホトレジストよりなる1μｍ幅のストライプ状
の第２のエツチングマスク２７′を第１のエツチ
ングマスク２７と同様にパターニングした後、同
様にArイオンビームエツチング法でマスク層２
６の露出部を完全にエツチング除去する。保護層
２５のホトレジスト層と第２のエツチングマスク
のホトレジスト層が互いに溶け合うことはホトレ
ジストの種類を選ぶか、あるいは、保護層のホト
レジスト層表面を、第２のエツチングマスク２
７′となるホトレジスト層を形成する前に、CF4
プラズマ処理して不溶層を形成することで防止で
きる。第２のエツチングマスク２７′を用いてマ
スク層２６をエツチング除去するときに保護層２
５の露出部も同時にエツチングされるがAlとホ
トレジスト層のエツチング速度はほぼ同等のため
マスク層２６をエツチングした後の保護層２５の
表面の段差は100Å以下に抑えることができる。
このようにして形成した矩形のマスク層２６は通
常のホトレジスト工程で形成した矩形のレジスト
パターンと比べてコーナー部の精度が大幅に向上
し、設計値に近いものが得られる。続いて第２の
エツチングマスク２７′を除去した後矩形のマス
ク層２６をマスクとして保護層２５の露出部を酸
素（O2）を用いた反応性スパツタエツチングで
完全に除去し、続いて第２の超伝導体層２４であ
るPb層をArイオンビームエツチング法によつて
完全にエツチング除去することによつてジヨセフ
ソン接合領域を規定する。このとき、Pbのエツ
チング速度はAlに比べて15倍程度大きく選べる
ためPbを1500Åエツチングする間にエツチング
されるAlは100Åとなり、50ÅのAlマスク層２６
は除去されてしまうが、Alと同等のエツチング
速度のホトレジスト層よりなる保護層２５がエツ
チングマスクとなるため問題はない。この後、有
機溶剤中で保護層２５であるホトレジスト層を除
去する。このときマスク層２６が残つている場合
も２５を除去することで同時に除去できる。 Silicon substrate 2 whose surface is coated with thermally oxidized SiO 2
1, a Nb film 2000 as the first superconductor layer 22
Å is formed by a sputtering method or a vapor deposition method,
Next, a Nb 2 O 5 film of 10 Å was formed as the tunnel barrier layer 23.
is formed by thermally oxidizing the surface of the Nb film, which is the first superconductor layer. Next, the second superconductor layer 2
4, a Pb film of 1500 Å is formed by vapor deposition.
Next, an AZ-2415-based photoresist layer of 5000 Å is formed as a protective layer 25 on the second superconductor layer 24, and then an Al film of 50 Å is formed as a mask layer by sputtering method so as not to expose this photoresist layer to light. Alternatively, it is formed by a vapor deposition method. Next, the mask layer 26
After patterning a first etching mask made of AZ-1300 series photoresist in the form of a stripe with a width of 1 μm, the exposed portion of the mask layer 26 is completely etched away by Ar ion beam etching. Subsequently, the first etching mask is removed. AZ-2401 for removing the first etching mask
By using an aqueous solution of the phenomenon liquid, only the AZ-1300 series resist can be selectively removed under conditions where AZ-2415 is not exposed. Next, apply the AZ-1300 film perpendicularly to the pattern of the mask layer 26 remaining in a stripe shape.
After patterning the second etching mask 27' in the form of a 1 μm wide stripe made of photoresist in the same manner as the first etching mask 27, the mask layer 2 is etched using the same Ar ion beam etching method.
Completely remove the exposed portion of No. 6 by etching. The photoresist layer of the protective layer 25 and the photoresist layer of the second etching mask can be melted into each other by selecting the type of photoresist or by etching the surface of the photoresist layer of the protective layer with the second etching mask 2.
Before forming the photoresist layer 7', CF 4
This can be prevented by plasma treatment to form an insoluble layer. When the mask layer 26 is etched away using the second etching mask 27', the protective layer 26 is etched away.
Although the exposed portions of the protective layer 25 are etched at the same time, the etching rates of the Al and photoresist layers are almost the same, so that the level difference on the surface of the protective layer 25 after etching the mask layer 26 can be suppressed to 100 Å or less.
The rectangular mask layer 26 formed in this manner has greatly improved accuracy in corner portions compared to a rectangular resist pattern formed by a normal photoresist process, and can obtain a pattern close to the design value. Subsequently, after removing the second etching mask 27', using the rectangular mask layer 26 as a mask, the exposed portion of the protective layer 25 is completely removed by reactive sputter etching using oxygen (O 2 ). The Josephson junction region is defined by completely etching and removing the Pb layer, which is the superconductor layer 24 of No. 2, by Ar ion beam etching. At this time, the etching rate of Pb can be selected to be about 15 times higher than that of Al, so while etching Pb to 1500 Å, the amount of Al etched is 100 Å, and the 50 Å thick Al mask layer 26 is etched.
However, there is no problem because the protective layer 25 made of a photoresist layer having the same etching speed as Al serves as an etching mask. Thereafter, the photoresist layer serving as the protective layer 25 is removed in an organic solvent. At this time, even if the mask layer 26 remains, it can be removed at the same time by removing the mask layer 25.
（第２の発明の効果）
以上説明したように、本発明によればジヨセフ
ソン接合領域規定のためのマスクとして、互いに
交差するストライプ状マスクの交差部分のパター
ンを有するマスク層を用いるため、従来のレジス
トマスクにみられたパターンのコーナー部の変形
に起因する寸法および形状の設計値からのずれと
いう欠点が除去され、寸法精度のよい、設計どお
りの面積のジヨセフソン接合領域をもつ接合素子
が製造できる。これは、特に微細寸法の接合素子
の製造に有効である。さらに、本発明によれば前
記マスク層は第２の超伝導体層の上に保護層を介
して形成されているため、前記マスク層のエツチ
ング加工のときに前記第２の超伝導体層の表面が
エツチングされるのを防ぐことができる。本発明
は前記マスク層のエツチング加工の条件におい
て、大きいエツチング速度をもつ材料で第２の超
伝導体層が形成されている場合に適用すれば特に
有効であり、第２の超伝導体層の材料とマスク層
の材料の選択の幅が広がる。(Effects of the Second Invention) As described above, according to the present invention, a mask layer having a pattern of intersecting portions of striped masks that intersect with each other is used as a mask for defining the Josephson junction region, so that This eliminates the drawback of deviations in dimensions and shape from the design values due to deformation of the corners of the pattern seen in the resist mask, making it possible to manufacture bonding elements with high dimensional accuracy and a Josephson bonding area of the designed area. . This is particularly effective in manufacturing fine-sized bonding elements. Furthermore, according to the present invention, since the mask layer is formed on the second superconductor layer with a protective layer interposed therebetween, when etching the mask layer, the mask layer is formed on the second superconductor layer. It can prevent the surface from being etched. The present invention is particularly effective when the second superconductor layer is formed of a material having a high etching rate under the etching conditions of the mask layer. The range of choices for materials and mask layer materials is expanded.
第１図ａ〜ｅは第１の発明のジヨセフソン接合
素子の製造方法を説明するための主要工程におけ
る素子の斜視図、第２図ａ〜ｅは第２の発明のジ
ヨセフソン接合素子の製造方法を説明するための
主要工程における素子の斜視図、第３図ａ〜ｃ、
第４図ａ〜ｃは従来のジヨセフソン接合素子の製
造方法を説明するための主要工程における断面図
で、図において、１１，２１，３１，４１は基
板、１２，２２，３２，４２は第１の超伝導体
層、１３，２３，４３はトンネル障壁層、１４，
２４，４４は第２の超伝導体層、１５，２６はマ
スク層、２５は保護層、１６，１６′，２７，２
７′はエツチングマスク、３３，４５はレジスト
マスク、３４は絶縁体層である。
Figures 1 a to e are perspective views of the element in main steps for explaining the method for manufacturing the Josephson junction element of the first invention, and Figures 2 a to e illustrate the method for manufacturing the Josephson junction element of the second invention. Perspective views of the device in main steps for explanation, FIGS. 3a to 3c,
4a to 4c are cross-sectional views of the main steps for explaining the conventional method for manufacturing Josephson junction elements. superconductor layer, 13, 23, 43 are tunnel barrier layers, 14,
24, 44 are second superconductor layers, 15, 26 are mask layers, 25 are protective layers, 16, 16', 27, 2
7' is an etching mask, 33 and 45 are resist masks, and 34 is an insulating layer.
Claims (1)
超伝導体電極の一表面上のトンネル障壁層と、こ
のトンネル障壁層を介して前記第１の超伝導体電
極と対向する第２の超伝導体電極を有するジヨセ
フソン接合素子の製造方法において、基板上に第
１の超伝導体層、この第１の超伝導体層上にトン
ネル障壁層、このトンネル障壁層上に第２の超伝
導体層を連続形成する工程、前記第２の超伝導体
層上にマスク層を形成する工程、前記マスク層上
にストライプ状の第１のエツチングマスクを形成
して前記マスク層の前記第１のエツチングマスク
から露出した領域を完全にエツチングし、前記第
１のエツチングマスクを剥離した後、前記マスク
層と交差するストライプ状の第２のエツチングマ
スクを形成し、前記マスク層の露出部分を完全に
エツチングする工程、前記第２のエツチングマス
クを剥離した後、前記第２の超伝導体層の前記マ
スク層から露出した領域を完全にエツチングして
ジヨセフソン接合領域を規定する工程を含むこと
を特徴とするジヨセフソン接合素子の製造方法。 ２ 基板上に第１の超伝導体電極と、この第１の
超伝導体電極の一表面上のトンネル障壁層と、こ
のトンネル障壁層を介して前記第１の超伝導体電
極と対向する第２の超伝導体電極を有するジヨセ
フソン接合素子の製造方法において、基板上に第
１の超伝導体層、この第１の超伝導体層上にトン
ネル障壁層このトンネル障壁層上に第２の超伝導
体層を連続形成する工程、前記第２の超伝導体層
上に保護層、この保護層上にマスク層を形成する
工程、前記マスク層上にストライプ状の第１のエ
ツチングマスクを形成して前記マスク層の前記第
１のエツチングマスクから露出した領域を完全に
エツチングし、前記第１のエツチングマスクを剥
離した後、前記マスク層と交差するストライプ状
の第２のエツチングマスクを形成し、前記マスク
層の露出部分を完全にエツチングする工程、前記
第２のエツチングマスクを剥離した後、前記マス
ク層から露出した領域の前記保護層、続いて前記
第２の超伝導体層を完全にエツチングしてジヨセ
フソン接合領域を規定する工程を含むことを特徴
とするジヨセフソン接合素子の製造方法。[Claims] 1. A first superconductor electrode on a substrate, a tunnel barrier layer on one surface of the first superconductor electrode, and a tunnel barrier layer on one surface of the first superconductor electrode. A method for manufacturing a Josephson junction device having a second superconductor electrode facing a body electrode, a first superconductor layer on a substrate, a tunnel barrier layer on the first superconductor layer, and a tunnel barrier layer on the first superconductor layer. a step of successively forming a second superconductor layer on the second superconductor layer, a step of forming a mask layer on the second superconductor layer, and a step of forming a striped first etching mask on the mask layer. After completely etching the region of the mask layer exposed from the first etching mask and peeling off the first etching mask, a second etching mask in a stripe shape intersecting with the mask layer is formed; completely etching the exposed portion of the mask layer, after stripping off the second etching mask, completely etching the area of the second superconductor layer exposed from the mask layer to define a Josephson junction region; A method of manufacturing a Josephson junction element, comprising the step of: 2. A first superconductor electrode on a substrate, a tunnel barrier layer on one surface of the first superconductor electrode, and a first superconductor electrode facing the first superconductor electrode with the tunnel barrier layer interposed therebetween. A method for manufacturing a Josephson junction device having two superconductor electrodes includes a first superconductor layer on a substrate, a tunnel barrier layer on the first superconductor layer, and a second superconductor layer on the tunnel barrier layer. a step of continuously forming a conductor layer, a step of forming a protective layer on the second superconductor layer, a step of forming a mask layer on the protective layer, and a step of forming a striped first etching mask on the mask layer. completely etching the region of the mask layer exposed from the first etching mask, and after peeling off the first etching mask, forming a second etching mask in a stripe shape intersecting with the mask layer; completely etching the exposed portion of the mask layer, after peeling off the second etching mask, completely etching the protective layer in the area exposed from the mask layer, and then the second superconductor layer; 1. A method for manufacturing a Josephson junction element, comprising the step of defining a Josephson junction region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102698A JPS61263179A (en) | 1985-05-16 | 1985-05-16 | Manufacture of josephson junction element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102698A JPS61263179A (en) | 1985-05-16 | 1985-05-16 | Manufacture of josephson junction element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263179A JPS61263179A (en) | 1986-11-21 |
| JPH0511432B2 true JPH0511432B2 (en) | 1993-02-15 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60102698A Granted JPS61263179A (en) | 1985-05-16 | 1985-05-16 | Manufacture of josephson junction element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263179A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03233982A (en) * | 1990-02-09 | 1991-10-17 | Hitachi Ltd | Forming method for pattern of josephson junction element |
| JPH0831628B2 (en) * | 1990-06-22 | 1996-03-27 | 工業技術院長 | Josephson integrated circuit fabrication method |
| JP4736014B2 (en) * | 2004-04-07 | 2011-07-27 | 大日本印刷株式会社 | LIGHT EMITTING ELEMENT AND MANUFACTURING METHOD THEREOF |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175830A (en) * | 1982-04-08 | 1983-10-15 | Matsushita Electric Ind Co Ltd | Forming method for pattern |
-
1985
- 1985-05-16 JP JP60102698A patent/JPS61263179A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175830A (en) * | 1982-04-08 | 1983-10-15 | Matsushita Electric Ind Co Ltd | Forming method for pattern |
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| Publication number | Publication date |
|---|---|
| JPS61263179A (en) | 1986-11-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |