JPS63223848A - Computer system - Google Patents
Computer systemInfo
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- JPS63223848A JPS63223848A JP62056531A JP5653187A JPS63223848A JP S63223848 A JPS63223848 A JP S63223848A JP 62056531 A JP62056531 A JP 62056531A JP 5653187 A JP5653187 A JP 5653187A JP S63223848 A JPS63223848 A JP S63223848A
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重仮想記憶方式の計算機シスチムニ係す、
コモンセグメントビットのLSI渡りをなくシ、これに
よりLSIのピン数を削減し、かつディレィタイムを減
少させた計算機システムに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a computer system using multiple virtual memory.
The present invention relates to a computer system that eliminates common segment bits passing through an LSI, thereby reducing the number of LSI pins and reducing delay time.
従来、多重仮想記憶方式を採用した計算機システムのア
ドレス変換パアファ(以下、TLBという)の各エント
リには、空間識別子(以下、空間IDという)、コモン
セグメントビット、論理アドレスおよび物理アドレスが
記入されている。Conventionally, each entry in an address translation buffer (hereinafter referred to as TLB) of a computer system that employs a multiple virtual memory method includes a space identifier (hereinafter referred to as space ID), a common segment bit, a logical address, and a physical address. There is.
空間IDはその論理アドレスが何れの仮想空間のもので
あるかを識別するものであり、コモンセグメントビット
はその論理アドレスが共通空間のものであることを示す
ものである。なお、関連する技術としては、特公昭59
−55654号がある。The space ID identifies which virtual space the logical address belongs to, and the common segment bit indicates that the logical address belongs to the common space. In addition, related technology is
There is No.-55654.
上記従来技術はメモリアクセスを行う場合、TLBが索
引され、(1)当該メモリアクセス時の論理アドレス及
び空間IDがTLBのエントリに記入されている論理ア
ドレス及び空間IDと一致したとき、(2)当該メモリ
アクセス時の論理アドレスが’l’LBのエントリに記
入されている論理アドレスと一致しTLBのエントリに
記入されているコモンセグメントビットが“11である
とき該当するTLBエントリの実アドレスを用いて主メ
モリがアクセスされる。In the above conventional technology, when a memory access is performed, the TLB is indexed, and (1) when the logical address and space ID at the time of the memory access match the logical address and space ID written in the TLB entry, (2) When the logical address at the time of the memory access matches the logical address written in the 'l'LB entry and the common segment bit written in the TLB entry is "11", the real address of the corresponding TLB entry is used. main memory is accessed.
従って、複数のLSIでTLBを構成し、しかも空間I
Dを複数のLSIに分割して持つ場合にはコモンセグメ
ントピットを各LSIに送出して空間IDの一致信号と
DRして使用する必要があり、LSIのピン数が増加し
、かつディレィタイムが増加する問題があった。Therefore, the TLB is configured with multiple LSIs, and the space I
When D is divided into multiple LSIs, it is necessary to send a common segment pit to each LSI and use it as a DR with a spatial ID matching signal, which increases the number of LSI pins and increases the delay time. There was a growing problem.
本発明の目的は、上記の問題点を除去し上記コモンセグ
メントピットのLSI渡りをなくシ、LSIのピン数を
削減しかつディレィタイムを減少させた多重仮想記憶方
式の計算機システムを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a multiple virtual memory computer system that eliminates the above-mentioned problems, eliminates the LSI crossing of the common segment pit, reduces the number of LSI pins, and reduces delay time. be.
上記目的は、複数のLSIに分割して持つ空間IDのL
SI単位の特定パターンをコモンセグメントとすること
によ抄達成される。The above purpose is to create a space ID L that is divided into multiple LSIs.
This is accomplished by using a specific pattern of SI units as a common segment.
複数のLSIで構成されたTLBの各LSIでは、空間
IDの比較結果と空間IDの特定パターンをデコードし
た信号がORされ、その出力は論理アドレスの比較結果
とANDされて各LSIから出力される。In each LSI of the TLB composed of multiple LSIs, the comparison result of the space ID and the signal decoded with the specific pattern of the space ID are ORed, and the output is ANDed with the comparison result of the logical address and output from each LSI. .
すなわち、コモンセグメントピットのLSI渡りなしで
、各LSIからLSI単位の一致信号が得られる。In other words, a coincidence signal for each LSI can be obtained from each LSI without passing the common segment pit from one LSI to another.
以下、本発明の一実施例を第1図により説明する。 An embodiment of the present invention will be described below with reference to FIG.
論理アドレスレジスタ1の下位部分の出力はTLB−L
SI3及びTLB−LS I 4内のTLB31及びT
LB 41のアドレスとして入力される。The output of the lower part of logical address register 1 is TLB-L.
SI3 and TLB - TLB31 and T in LS I4
It is input as the address of LB41.
また論理アドレスレジスタ1の上位部分の出力はTLB
−LSI S内の比較回路3゛)に入力され、論理アド
レスレジスタ1の中位部分の出力はTLB−LS I
J内の比較回路42に入力される。Also, the output of the upper part of logical address register 1 is TLB
- The output of the middle part of the logical address register 1 is input to the comparator circuit 3' in the TLB-LSI S.
It is input to the comparison circuit 42 in J.
空間IDレジスタ2の上位部分の出力はTLB−LSI
S内の比較回路53に入力され、空間よりレジスタ2の
下位部分の出力はTLB−LS I4内の比較回路43
に人力される。The output of the upper part of space ID register 2 is TLB-LSI
The output of the lower part of register 2 from the space is input to the comparison circuit 53 in TLB-LS I4.
is man-powered.
TLB−LS I 5内のTLB 51の論理アドレス
部(L部)の出力は比較回路32に入力され、空間ID
部(8部)の出力は比較回路33に入力されるとともに
デコーダ56に入力される。比較回路33の出力とデコ
ーダ56の出力はオアゲート35に入力され、比較回路
52の出力とオアゲート35の出力はアンドゲート54
に人力される。The output of the logical address part (L part) of TLB 51 in TLB-LS I 5 is input to the comparison circuit 32, and the space ID
The output of the section (8th section) is input to the comparator circuit 33 and also to the decoder 56. The output of the comparison circuit 33 and the output of the decoder 56 are input to the OR gate 35, and the output of the comparison circuit 52 and the output of the OR gate 35 are input to the AND gate 54.
is man-powered.
アンドゲート34の出力とTLB 51の実アドレス部
(P部)の出力はTLB−LS I 5から出力される
。The output of the AND gate 34 and the output of the real address section (P section) of the TLB 51 are output from the TLB-LSI 5.
TLB−LSI4内のTLB41の論理アドレス部(L
部)の出力は比較回路42に入力され、空間ID部(8
部)の出力は比較回路43に入力されるとともにデコー
ダ46に入力される。比較回路43の出力とデコーダ4
6の出力はオアゲート35に入力され、比較回路42の
出力とオアゲート45の出力はアンドゲート44に出力
される。Logical address section (L) of TLB41 in TLB-LSI4
The output of the space ID section (8) is input to the comparator circuit 42, and
The output of the section) is input to the comparator circuit 43 and also to the decoder 46. Output of comparison circuit 43 and decoder 4
The output of the comparison circuit 42 and the output of the OR gate 45 are output to the AND gate 44.
アンドゲート44の出力とTLB41の実アドレス部(
P部)の出力はTL′B−LSI、aから出力される。The output of the AND gate 44 and the real address part of the TLB 41 (
The output of section P) is output from TL'B-LSI, a.
TLB−LS I 5のアンドゲート34の出力とTL
B−LS I 4のアンドゲート44の出力はアンドゲ
ート5に入力される。TLB-LS I 5's AND gate 34 output and TL
The output of the AND gate 44 of the B-LS I 4 is input to the AND gate 5.
TLB−LSIS内のTLB51は、論理アドレスレジ
スタ1の下位部分をアドレスとしてアクセスされ、論理
アドレス部(L部)、空間ID部(8部)、実アドレス
部(P部)を出力する。The TLB 51 in the TLB-LSIS is accessed using the lower part of the logical address register 1 as an address, and outputs a logical address part (L part), a space ID part (8 parts), and a real address part (P part).
TLB 51から出力された(L部)と(8部)は、そ
れぞれ比較回路52.55により論理アドレスレジスタ
1の上位部分、空間IDレジスタ2の上位部分と比較さ
れ、(P部)はTLB−LSI3から出力される。The (L part) and (8 part) output from the TLB 51 are compared with the upper part of the logical address register 1 and the upper part of the space ID register 2 by comparison circuits 52.55, respectively, and the (P part) is output from the TLB- Output from LSI3.
上記、比較回路52.53がともに一致を検出した場合
、オアゲート35とアンドゲート34が開かれ、TLB
−LS I 3からLSI単位の一致信号が出力される
。If the comparison circuits 52 and 53 both detect a match, the OR gate 35 and the AND gate 34 are opened, and the TLB
- LSI 3 outputs a match signal for each LSI.
一方、TLB 51から出力された(8部)は、デコー
ダ36によりデコードされ、あらかじめコモンセグメン
トとして特定したパターンのとき、オアゲート55を開
く。このとき比較回路52が一致を検出していれば、ア
ンドゲート34が開かれTLB−LS I 5からLS
I単位の一致信号が出力される。On the other hand, the (8 parts) output from the TLB 51 is decoded by the decoder 36, and when the pattern is specified as a common segment in advance, the OR gate 55 is opened. At this time, if the comparison circuit 52 detects a match, the AND gate 34 is opened and the TLB-LSI 5 to LS
A coincidence signal of I units is output.
同様にTLB−LS I 4からもLSI単位の一致信
号が得られるが、比較回路42.45の入力がそれぞれ
論理アドレスレジスタ1の中位部分、空間IDレジスタ
の下位部分であることを除いて同じ動作なので説明は省
略する。Similarly, a match signal in LSI units is obtained from TLB-LSI 4, except that the inputs of comparator circuits 42 and 45 are the middle part of logical address register 1 and the lower part of space ID register, respectively. Since this is just an operation, the explanation will be omitted.
TLB−LSI s 、4から得られたLSI単位の一
致信号はアンドゲート5でアンドされTLB一致信号が
得られる。The LSI unit match signal obtained from TLB-LSI s 4 is ANDed by an AND gate 5 to obtain a TLB match signal.
第2図は、従来の実施例を比較のために示したものであ
る。FIG. 2 shows a conventional embodiment for comparison.
第2図の従来実施例では、第1図の本発明におけるデコ
ーダ36.46がなく、本発明のデコーダ56.46の
出力のかわりにTLB 51のコモンセグメントビット
(0部)の出力がオアゲート55.45に入力される点
を除いて本発明と同じであるが、この、コモンセグメン
トビットが、TLB−LSI5からTLB−LSI 4
にLSI渡りするためLSIのビン数増加をまねくとと
もに、。In the conventional embodiment shown in FIG. 2, the decoders 36 and 46 of the present invention shown in FIG. This is the same as the present invention except that the common segment bits are input to TLB-LSI 5 to TLB-LSI 4.
This leads to an increase in the number of LSI bins due to the transfer of the LSI to the LSI.
LSI単位の一致出力を得るまでのディレィタイムを増
大させている。The delay time until a matching output is obtained in LSI units is increased.
よって本実施例によれば、LSIピン数を削減し、ディ
レィタイムを減少させることができる。Therefore, according to this embodiment, the number of LSI pins can be reduced and the delay time can be reduced.
本発明によれば、複数LSIからなるアドレス変換バッ
ファに空間識別子を分割して持つ多重仮想記憶方式の計
算機システムにおいて、各LSIの空間識別子のLSI
単位の特定パターンをコモンセグメントとすることによ
り、LSIのピン数を削減し、ディレィタイムを減少さ
せることができる。また、各LSIの論理を同様の論理
で構成できるので、LSIのリピートが簡単にできる。According to the present invention, in a computer system using a multiple virtual memory method in which a space identifier is divided into address translation buffers made up of a plurality of LSIs, the LSI of the space identifier of each LSI is
By using a common segment as the unit specific pattern, the number of LSI pins can be reduced and the delay time can be reduced. Furthermore, since the logic of each LSI can be configured with similar logic, LSI repeats can be easily performed.
第1図は本発明の一実施例のブロック図・第2図は従来
例のブロック図である。
1・・・論理アドレスレジスタ。
2・・・空間IDレジスタ。
3.4・・・TLB−LSI 。
51.41 ・・TLB 。
52.55.42.45・・・比較回路54.44.5
・・・アンドゲート。
55.45・・・オアゲート。
36.46・・・デコーダ。
/′−\FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional example. 1...Logical address register. 2...Space ID register. 3.4...TLB-LSI. 51.41...TLB. 52.55.42.45... Comparison circuit 54.44.5
...and gate. 55.45...or gate. 36.46...decoder. /′−\
Claims (1)
別子を分割して持つ多重仮想記憶方式の計算機システム
において、各LSIの空間識別子のLSI単位の特定パ
ターンをコモンセグメントとすることを特徴とする多重
仮想記憶方式の計算機システム。1. In a computer system using a multiple virtual memory method in which space identifiers are divided into address translation buffers made up of multiple LSIs, a multiple virtual memory is characterized in that a specific pattern of the space identifiers of each LSI for each LSI is used as a common segment. method computer system.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62056531A JPS63223848A (en) | 1987-03-13 | 1987-03-13 | Computer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62056531A JPS63223848A (en) | 1987-03-13 | 1987-03-13 | Computer system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63223848A true JPS63223848A (en) | 1988-09-19 |
Family
ID=13029678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62056531A Pending JPS63223848A (en) | 1987-03-13 | 1987-03-13 | Computer system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63223848A (en) |
-
1987
- 1987-03-13 JP JP62056531A patent/JPS63223848A/en active Pending
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