JPS63216152A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS63216152A JPS63216152A JP62049354A JP4935487A JPS63216152A JP S63216152 A JPS63216152 A JP S63216152A JP 62049354 A JP62049354 A JP 62049354A JP 4935487 A JP4935487 A JP 4935487A JP S63216152 A JPS63216152 A JP S63216152A
- Authority
- JP
- Japan
- Prior art keywords
- storage element
- element array
- data
- memory element
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は記憶装置に関し、特に半導体記憶素子を使用し
た記憶装置に関する。
た記憶装置に関する。
従来技術
従来、この種の記憶装置では、１ビツトエラー訂正２ビ
ツトエラー検出符号により読出しデータの障害訂正や障
害検出が行われるため、害込みデータには符号ビット発
生手段が接続され、読出しデータには１ビツトエラー訂
正２ビツトエラー検出手段が接続されている。
ツトエラー検出符号により読出しデータの障害訂正や障
害検出が行われるため、害込みデータには符号ビット発
生手段が接続され、読出しデータには１ビツトエラー訂
正２ビツトエラー検出手段が接続されている。
この記憶装置で２ビツトエラーを検出した場合、障害箇
所には符号ビット発生手段と、配憶素子アレーと、１ビ
ツトエラー訂正２ごットエラー検出手段と、記憶素子ア
レーに接続された制御信号発生手段とが考えられ、これ
らのいずれかの故障として交換などの処置が行われる。
所には符号ビット発生手段と、配憶素子アレーと、１ビ
ツトエラー訂正２ごットエラー検出手段と、記憶素子ア
レーに接続された制御信号発生手段とが考えられ、これ
らのいずれかの故障として交換などの処置が行われる。
このような従来の記憶装置では、１ビツトエラー訂正２
ビツトエラー検出符号により読出しデータの障害訂正や
障害検出が行われていたので、電源投入後に一度も書込
み動作が行われずに、あるアドレスに対して読出し動作
が行われると、読出されたデータの値が不定であるため
に２ビツトエラーとなっていた。そのため、初期値を書
込む手段が障害を発生していた場合にはこの初期値を書
込む手段が故障したのか、あるいは符号ビット発生手段
と、記憶素子アレーと、１ビツトエラー訂正２ビツトエ
ラー検出手段と、記憶素子アレーに接続された制御信号
発生手段とのうちどの手段が故障したのか区別がつかず
、その障害の除去に手間取るという欠点があった。
ビツトエラー検出符号により読出しデータの障害訂正や
障害検出が行われていたので、電源投入後に一度も書込
み動作が行われずに、あるアドレスに対して読出し動作
が行われると、読出されたデータの値が不定であるため
に２ビツトエラーとなっていた。そのため、初期値を書
込む手段が障害を発生していた場合にはこの初期値を書
込む手段が故障したのか、あるいは符号ビット発生手段
と、記憶素子アレーと、１ビツトエラー訂正２ビツトエ
ラー検出手段と、記憶素子アレーに接続された制御信号
発生手段とのうちどの手段が故障したのか区別がつかず
、その障害の除去に手間取るという欠点があった。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、電源投入後に書込みが行われたか否かを
知ることができ、初期値を書込む手段に障害が発生した
のか、あるいは記憶素子アレー周辺に障害が発生したの
かを区別することができる記憶装置の提供を目的とする
。
されたもので、電源投入後に書込みが行われたか否かを
知ることができ、初期値を書込む手段に障害が発生した
のか、あるいは記憶素子アレー周辺に障害が発生したの
かを区別することができる記憶装置の提供を目的とする
。
１艷五旦羞
本発明による記憶装置は、同時に選択される複数の記憶
素子からなる記憶素子列に対応して設けられ、かつ前記
記憶素子列へのデータの書込み時に夫々異なるチェック
データが書込まれる第１および第２の記憶素子と、前記
第１および第２の記憶素子夫々に格納された内容を比較
する比較手段とを有し、前記比較手段の比較結果に応じ
て前記記憶素子列への前記データの書込みの有無を判定
するようにしたことを特徴とする。
素子からなる記憶素子列に対応して設けられ、かつ前記
記憶素子列へのデータの書込み時に夫々異なるチェック
データが書込まれる第１および第２の記憶素子と、前記
第１および第２の記憶素子夫々に格納された内容を比較
する比較手段とを有し、前記比較手段の比較結果に応じ
て前記記憶素子列への前記データの書込みの有無を判定
するようにしたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例の記憶装置は、記憶素子ｉ
ｊ （ｉ−０，１，・・・・・・、ｍ、ｊ＝０．１．・
・・・・・、ｎ）夫々からなる記憶素子列ｉと、この記
憶素子列ｉ毎に夫々対応して設けられた記憶素子Ｍｉｏ
、ＭＮと、これら記憶素子ＭｉＯ，Ｍｉ１に格納された
内容を比較する比較手段１とから構成されている。
において、本発明の一実施例の記憶装置は、記憶素子ｉ
ｊ （ｉ−０，１，・・・・・・、ｍ、ｊ＝０．１．・
・・・・・、ｎ）夫々からなる記憶素子列ｉと、この記
憶素子列ｉ毎に夫々対応して設けられた記憶素子Ｍｉｏ
、ＭＮと、これら記憶素子ＭｉＯ，Ｍｉ１に格納された
内容を比較する比較手段１とから構成されている。
記憶素子列ｉとこの記憶素子列ｉに対応する記憶素子Ｍ
ｉＯ，Ｍｉｌとには夫々選択信号Ｃｉが共通に印加され
ており、選択信号Ｑｉにより夫々記憶素子列１と記憶素
子Ｍｉｏ、Ｍｉ１とが同時に選択される。
ｉＯ，Ｍｉｌとには夫々選択信号Ｃｉが共通に印加され
ており、選択信号Ｑｉにより夫々記憶素子列１と記憶素
子Ｍｉｏ、Ｍｉ１とが同時に選択される。
記憶素子ｉｊの内込みデータビット入力には夫々書込み
データＷｊが供給され、記憶素子ｉｊの読出しデータビ
ット出力には夫々読出しデータＲｊが導出される。
データＷｊが供給され、記憶素子ｉｊの読出しデータビ
ット出力には夫々読出しデータＲｊが導出される。
記憶素子ＭｉＯの書込みデータビット入力には論理値゛
Ｏ”が入力され、記憶素子Ｍｉ１の書込みデータビット
入力には論理値“１”が入力される。
Ｏ”が入力され、記憶素子Ｍｉ１の書込みデータビット
入力には論理値“１”が入力される。
また、記憶素子Ｍｉｏ、 Ｍｉｌの読出しデータビット
出力は夫々比較手段１に接続される。
出力は夫々比較手段１に接続される。
記憶装置に書込みを行う場合には、選択信号Ｃ１のうち
いずれか１つのみが選択され、その選択信＠Ｃ１対応す
る記憶素子列ｉの記憶素子ｉｊに対して書込みが行われ
る。たとえば、選択信号ＣＯが選択され、記憶素子列Ｏ
の記憶素子Ｏｊに書込みが行われると同時に、記憶素子
ＭＯＯに論理値゛０”が書込まれ、記憶素子ＭＯＩに論
理値１１１ ｔｌが書込まれる。
いずれか１つのみが選択され、その選択信＠Ｃ１対応す
る記憶素子列ｉの記憶素子ｉｊに対して書込みが行われ
る。たとえば、選択信号ＣＯが選択され、記憶素子列Ｏ
の記憶素子Ｏｊに書込みが行われると同時に、記憶素子
ＭＯＯに論理値゛０”が書込まれ、記憶素子ＭＯＩに論
理値１１１ ｔｌが書込まれる。
したがって、電源投入後に１回でも書込みが行われたア
ドレスに対して読出しが行われると、記憶素子ＭｉＯの
読出しデータには論理値゛０″が読出され、記憶素子Ｍ
ｉ１の読出しデータには論理値゛１″が読出される。こ
れらの読出しデータは夫々比較手段１に供給されている
ため、比較手段１の出力信号１１には不一致が示され、
これらの読出しデータの値が異なっていることがわかる
。
ドレスに対して読出しが行われると、記憶素子ＭｉＯの
読出しデータには論理値゛０″が読出され、記憶素子Ｍ
ｉ１の読出しデータには論理値゛１″が読出される。こ
れらの読出しデータは夫々比較手段１に供給されている
ため、比較手段１の出力信号１１には不一致が示され、
これらの読出しデータの値が異なっていることがわかる
。
一方、電源投入後に１回も書込みが行われていないアド
レスに対して読出しが行われると、記憶素子ＭｉＯから
読出される論理値と記憶素子Ｍｉ１から読出される論理
値とが同じ値となるため、比較手段１の出力信号１１に
は一致が示され、これらの読出しデータの値が同じであ
ることがわかる。
レスに対して読出しが行われると、記憶素子ＭｉＯから
読出される論理値と記憶素子Ｍｉ１から読出される論理
値とが同じ値となるため、比較手段１の出力信号１１に
は一致が示され、これらの読出しデータの値が同じであ
ることがわかる。
このように、同時に選択される複数の記憶素子ｉｊかう
なる記憶素子列ｉに対応して設けられ、かつ記憶素子列
１へのデータの毎込みが行われるときに夫々異なる論理
値“Ｏ”および“１″が書込まれる第１の記憶素子Ｍｉ
Ｏおよび第２の記憶素子Ｊｙｌｉ１夫々に格納された内
容を、記憶素子列ｉからの読出しを行う時に比較して、
その比較結果に応じて記憶素子列ｉへのデータの書込み
の有無を判定するようにすることによって、電源投入後
に書込みが行われたか否かを知ることができる。したが
って、記憶素子アレーの読出しデータＲｊに誤りがあっ
た場合に、初期値を書込む手段に障害が発生したのか、
あるいは記憶素子アレー周辺に障害が発生したのかを区
別することができる。
なる記憶素子列ｉに対応して設けられ、かつ記憶素子列
１へのデータの毎込みが行われるときに夫々異なる論理
値“Ｏ”および“１″が書込まれる第１の記憶素子Ｍｉ
Ｏおよび第２の記憶素子Ｊｙｌｉ１夫々に格納された内
容を、記憶素子列ｉからの読出しを行う時に比較して、
その比較結果に応じて記憶素子列ｉへのデータの書込み
の有無を判定するようにすることによって、電源投入後
に書込みが行われたか否かを知ることができる。したが
って、記憶素子アレーの読出しデータＲｊに誤りがあっ
た場合に、初期値を書込む手段に障害が発生したのか、
あるいは記憶素子アレー周辺に障害が発生したのかを区
別することができる。
発明の詳細
な説明したように本発明によれば、同時に選択される複
数の記憶素子からなる記憶素子列に対応して設けられ、
かつ記憶素子列へのデータの書込みが行われるときに夫
々異なるチェックデータが書込まれる第１および第２の
記憶素子夫々に格納された内容を、記憶素子列からデー
タの読出しを行う時に比較して、その比較結果に応じて
記憶素子列へのデータの書込みの有無を判定するように
することによって、電源投入後に書込みが行われたか否
かを知ることができ、初期値を書込む手段に障害が発生
したのか、あるいは記憶素子アレー周辺に障害が発生し
たのかを区別することができるという効果がある。
数の記憶素子からなる記憶素子列に対応して設けられ、
かつ記憶素子列へのデータの書込みが行われるときに夫
々異なるチェックデータが書込まれる第１および第２の
記憶素子夫々に格納された内容を、記憶素子列からデー
タの読出しを行う時に比較して、その比較結果に応じて
記憶素子列へのデータの書込みの有無を判定するように
することによって、電源投入後に書込みが行われたか否
かを知ることができ、初期値を書込む手段に障害が発生
したのか、あるいは記憶素子アレー周辺に障害が発生し
たのかを区別することができるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
主要部分の符号の説明
１・・・・・・比較手段
００〜ｍｎ。
ＭＯＯ−Ｍｌｏｏ。
Claims (1)
- 同時に選択される複数の記憶素子からなる記憶素子列に
対応して設けられ、かつ前記記憶素子列へのデータの書
込み時に夫々異なるチェックデータが書込まれる第１お
よび第２の記憶素子と、前記第１および第２の記憶素子
夫々に格納された内容を比較する比較手段とを有し、前
記比較手段の比較結果に応じて前記記憶素子列への前記
データの書込みの有無を判定するようにしたことを特徴
とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049354A JPS63216152A (ja) | 1987-03-04 | 1987-03-04 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049354A JPS63216152A (ja) | 1987-03-04 | 1987-03-04 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63216152A true JPS63216152A (ja) | 1988-09-08 |
Family
ID=12828680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049354A Pending JPS63216152A (ja) | 1987-03-04 | 1987-03-04 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63216152A (ja) |
-
1987
- 1987-03-04 JP JP62049354A patent/JPS63216152A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10614907B2 (en) | Short detection and inversion | |
| US7206988B1 (en) | Error-correction memory architecture for testing production errors | |
| US9760434B2 (en) | ECC method for double pattern flash memory | |
| JPH02278449A (ja) | フオールト・トレラント・メモリ・システム | |
| US4926426A (en) | Error correction check during write cycles | |
| JPH03248251A (ja) | 情報処理装置 | |
| US11379298B2 (en) | Memory address protection circuit and method | |
| US8464130B2 (en) | Memory device and method thereof | |
| US7464309B2 (en) | Method and apparatus for testing semiconductor memory device and related testing methods | |
| EP1402365A1 (en) | Method and circuit arrangement for memory error processing | |
| JPH02278355A (ja) | フオールト・トレラント・メモリ・システム | |
| JPS63216152A (ja) | 記憶装置 | |
| JPH02146200A (ja) | 電気的に消去可能なプログラマブルロム装置 | |
| JPS63279347A (ja) | メモリ装置 | |
| US9478314B2 (en) | Memory utilizing bundle-level status values and bundle status circuits | |
| US20240168845A1 (en) | Memory including error correction circuit and operating method thereof | |
| JPH0683718A (ja) | 障害検出回路 | |
| JPS60188000A (ja) | 読み出し専用メモリ | |
| JPS61192100A (ja) | 半導体記憶装置 | |
| JPS60258662A (ja) | レジスタフアイル | |
| JPH02278354A (ja) | 記憶装置 | |
| JPH07160586A (ja) | メモリ監視方法及びメモリ監視回路 | |
| JPS6134648A (ja) | 記憶装置 | |
| JPS623498A (ja) | オンチツプｅｃｃ回路付半導体記憶装置 | |
| JPH04219845A (ja) | 情報処理装置 |