JPS6321210B2 - - Google Patents
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- JPS6321210B2 JPS6321210B2 JP53003501A JP350178A JPS6321210B2 JP S6321210 B2 JPS6321210 B2 JP S6321210B2 JP 53003501 A JP53003501 A JP 53003501A JP 350178 A JP350178 A JP 350178A JP S6321210 B2 JPS6321210 B2 JP S6321210B2
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- 230000015654 memory Effects 0.000 claims description 10
- 230000003287 optical effect Effects 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Document Processing Apparatus (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Digital Computer Display Output (AREA)
Description
この発明は電子式卓上計算機等の情報処理装置
に関する。 キヤラクタジエネレータの出力を用いるドツト
マトリクス構成による印字装置とセグメント構成
による表示装置とを有する電子式卓上計算機にお
いては、キヤラクタジエネレータは印字装置用と
表字装置用に別個にリードオンリーメモリ
（ROM）で構成され、それぞれ独立の出力とさ
れて用いられていたため、大規模集積回路
（LSI）に適用した場合、ピン数の増大やチツプ
面積の増大等の問題があつた。 本発明の目的はかかる欠点を解決した１個の
ROMによつて印字および表字を制御しうる出力
装置を提供することにある。 本発明による出力装置は、１個のROMからの
出力線を制御することにより、印字装置駆動用お
よび表示体駆動用双方の出力を得るものであり、
記憶手段の内容をデコードして複数の出力を発生
する手段と、この出力を逐次選択して導出する第
１の手段と、この出力を同時に導出する第２の手
段とを含み、印刷時に第１の手段を介して上記内
容に対応した表示を行ない、表示時に（光学的表
示）に第２の手段を介して表示素子を制御するよ
うにしたことを特徴とする。 本発明によれば、プリンタからの同期信号を計
数するカウンタの導入線と、表示とプリントを振
り分けるマイクロオーダの導入線と、出力すべき
情報信号線が導入され表示体駆動用信号およびプ
リンタ駆動用信号を導出するようにコード変換さ
れるリード・オンリーメモリー（ROM）と、上
記マイクロオーダにより、上記ROM出力を選択
的に制御し、表示体駆動用信号とプリンタ駆動用
信号とを導出することが可能な出力装置を得るこ
とができる。 次に本発明の一実施例を説明する。 第１図は本発明の実施例に使用する５×７のド
ツトマトリクスが印字可能なプリンタの印字エレ
メントの軌跡を表わす。このプリンタは左右に往
復移動可能な印字ヘツドを有し、印字ヘツドには
各カラムに対応して、各１個ずつの上記印字エレ
メントを有する。また、印字ヘツドの左右往復移
動に同期して、印字紙が間歇的に行方向に移送さ
れその軌跡によつてマトリクスを構成する。すな
わち第１図の矢印の如く同一行を右から左方向
（列方向）に移動し、次いで行を１つ送つて左か
ら右方向へ移動することによりドツトマトリクス
による表示を行なうものである。第２図は本発明
による一実施例の出力装置で、プリントデータま
たは表示データを記憶するデータレジスタ１、ド
ツトマトリクスの列を計数する列カウンタ２、ド
ツトマトリクスの行を計数する行カウンタ３が配
され、アドレスデコーダ４は、前述のデータレジ
スタ１、列カウンタ２、と表示中に出力されるマ
イクロオーダーSPIとを入力とし、それぞれの入
力に対応し、特定のアドレスが選択される。また
アドレスデコーダ４はマイクロオーダーSPIが一
論理値で入力された場合には、列カウンタ２の内
容と無関係にデータレジスタ１の内容をセグメン
ト表示に対応してデコードされるように成し、こ
れをセグメントデコーダとして使用する。マイク
ロオーダSPIが他論理値の場合には、セグメント
デコーダを、列カウンタ２とデータレジスタ１の
内容により印字に対応したデコードを行なうよう
に制御する。リードオンリーメモリ構成のメモリ
ー部５はアドレスデコーダ４の出力が入力され、
各アドレスに対応したキヤラクタが出力S0〜S6と
して出力される。メモリー出力S0，S1，…S6は、
行カウンタ３の各コード“０”，“６”にそれぞれ
対応させて第１図のドツトマトリクスの縦方向の
７個の異なるカラムのドツトにそれぞれ対応させ
るとともに、第３図に示したセグメント表示体の
各セグメントSa，Sb，…Sgに対応するように成
す。また第２図のＡ点には、行カウンタ３の内容
により、S0，S1，…S6のうち１出力がセレクタ２
０により選択されて導出される。第２図でセレク
タ２０における交点部の丸印は行カウンタの出力
I1，I1，…3，3によつて制御されるトランス
フアーゲートであり、例えばトランスフアーゲー
トT1は第６図の如く前述の一論理値のI1のときに
導通するトランジスタで構成される。かくして行
カウンタ３が０であればS0が、１であればS1，２
であればS2…６であればS6がそれぞれＡ点に出力
される。レジスタ６は、マイクロオーダSPIの一
論理値によりプリント中には、Ａ点の出力を直列
に書き込む。これはSPIによつて制御されるトラ
ンスフアーゲートTfで制御される。このトラン
スフアーゲートTfもT1と同様にしてトランジス
タによつて構成される。出力レジスタ７は、レジ
スタ６の出力を並列に書き込み出力C1〜C7を並
列に発生する。レジスタ６および出力レジスタ７
の書き込みクロツクφs、φpは表示中あるいはプ
リント中に出力されるマイクロオーダにより制御
されるクロツクである。出力が出力C1〜C7とし
て引き出されるアンドゲートに入力される信号
CUTは、プリント中には出力時間を制御し、表
示中には、二重点灯を防止するための出力抑制信
号である。以下この実施例において、例えば第４
図に示すようなドツト構成をもつ“２”なるキヤ
ラクタを１カラムに印字する場合について、説明
する。このとききSPIは他論理値である。出力C1
…C7はそれぞれ第１図の１カラム〜７カラム、
すなわち１ないし７桁の位置の印字に対応づけら
れた印字エレメントを駆動する。データレジスタ
１の最下位桁すなわちカラム１には、コード
“２”が入つており、その他の桁には、ブランク
コード“Ｆ”が入つているものとする。列カウン
タ２および行カウンタ３は０にしておき、マイク
ロオーダによりクロツクφsを桁数だけ発生して
レジスタ６の各位置にデータを書き込む。この
時、データレジスタ１より下位桁から上位桁、す
なわち上位カラムにかけてコード“２”，“Ｆ”．
…“Ｆ”がキヤラクタジエネレータ１０に導入さ
れ行カウンタ３が“０”であるため各コラムの行
０についてS0出力がＡ点に現われ、レジスタ６に
順次導入される。しかし第４図にて明らかなよう
に行及び列カウンタが０であるため、またブラン
クコード“Ｆ”は、すべてのタイミングにおいて
印字されないためレジスタ６はすべて論理“０”
が入力される。ここで第５図のブリンタからの同
期信号t0で出力すべき信号が準備され印字紙移動
のためのブリンタのモータのON信号を出力す
る。同期信号t0の立ち上りで出力レジスタ７の書
き込みクロツクφpが発生してレジスタ６の内容
が並列入力され、出力C1，C2，…C7に出力され
て印字エレメントを駆動する。 次に行カウンタ３はそのままで列カウンタ２の
値を＋１し、同様にφsを印字桁数だけ発生し、
データレジスタ１より“２”“Ｆ”…“Ｆ”のコ
ードをキヤラクタジエネレータ１０に導入する。
このとき第４図の如く行カウンタの値が“１”で
あるので、データレジスタ１より導入されるコー
ド“２”は、印字されるべき論理“１”がレジス
タ６の最下位部（１カラム）に入力される。以下
同様な処理をパルスφs，φpに対応して繰返し行
う。このようにプリンタからの同期信号が入力さ
れる毎に、次のタイミングの処理をしておく事に
より、タイミング信号Ｔの立ち上りから出力C1
…C7の遅れ時間を最小にすることが可能である。
また、列カウンタの値が“４”あるいは“０”に
達した場合には、列カウンタの値はそのままに
し、行カウンタの値を＋１すればよく、また行カ
ウンタの値の奇偶により、ダウンカウントあるい
はアツプカウントをすればよい。第１表に列カウ
ンタの値により、データレジスタ１からコード
“２”が導入された場合の出力S0…S6を示す。
に関する。 キヤラクタジエネレータの出力を用いるドツト
マトリクス構成による印字装置とセグメント構成
による表示装置とを有する電子式卓上計算機にお
いては、キヤラクタジエネレータは印字装置用と
表字装置用に別個にリードオンリーメモリ
（ROM）で構成され、それぞれ独立の出力とさ
れて用いられていたため、大規模集積回路
（LSI）に適用した場合、ピン数の増大やチツプ
面積の増大等の問題があつた。 本発明の目的はかかる欠点を解決した１個の
ROMによつて印字および表字を制御しうる出力
装置を提供することにある。 本発明による出力装置は、１個のROMからの
出力線を制御することにより、印字装置駆動用お
よび表示体駆動用双方の出力を得るものであり、
記憶手段の内容をデコードして複数の出力を発生
する手段と、この出力を逐次選択して導出する第
１の手段と、この出力を同時に導出する第２の手
段とを含み、印刷時に第１の手段を介して上記内
容に対応した表示を行ない、表示時に（光学的表
示）に第２の手段を介して表示素子を制御するよ
うにしたことを特徴とする。 本発明によれば、プリンタからの同期信号を計
数するカウンタの導入線と、表示とプリントを振
り分けるマイクロオーダの導入線と、出力すべき
情報信号線が導入され表示体駆動用信号およびプ
リンタ駆動用信号を導出するようにコード変換さ
れるリード・オンリーメモリー（ROM）と、上
記マイクロオーダにより、上記ROM出力を選択
的に制御し、表示体駆動用信号とプリンタ駆動用
信号とを導出することが可能な出力装置を得るこ
とができる。 次に本発明の一実施例を説明する。 第１図は本発明の実施例に使用する５×７のド
ツトマトリクスが印字可能なプリンタの印字エレ
メントの軌跡を表わす。このプリンタは左右に往
復移動可能な印字ヘツドを有し、印字ヘツドには
各カラムに対応して、各１個ずつの上記印字エレ
メントを有する。また、印字ヘツドの左右往復移
動に同期して、印字紙が間歇的に行方向に移送さ
れその軌跡によつてマトリクスを構成する。すな
わち第１図の矢印の如く同一行を右から左方向
（列方向）に移動し、次いで行を１つ送つて左か
ら右方向へ移動することによりドツトマトリクス
による表示を行なうものである。第２図は本発明
による一実施例の出力装置で、プリントデータま
たは表示データを記憶するデータレジスタ１、ド
ツトマトリクスの列を計数する列カウンタ２、ド
ツトマトリクスの行を計数する行カウンタ３が配
され、アドレスデコーダ４は、前述のデータレジ
スタ１、列カウンタ２、と表示中に出力されるマ
イクロオーダーSPIとを入力とし、それぞれの入
力に対応し、特定のアドレスが選択される。また
アドレスデコーダ４はマイクロオーダーSPIが一
論理値で入力された場合には、列カウンタ２の内
容と無関係にデータレジスタ１の内容をセグメン
ト表示に対応してデコードされるように成し、こ
れをセグメントデコーダとして使用する。マイク
ロオーダSPIが他論理値の場合には、セグメント
デコーダを、列カウンタ２とデータレジスタ１の
内容により印字に対応したデコードを行なうよう
に制御する。リードオンリーメモリ構成のメモリ
ー部５はアドレスデコーダ４の出力が入力され、
各アドレスに対応したキヤラクタが出力S0〜S6と
して出力される。メモリー出力S0，S1，…S6は、
行カウンタ３の各コード“０”，“６”にそれぞれ
対応させて第１図のドツトマトリクスの縦方向の
７個の異なるカラムのドツトにそれぞれ対応させ
るとともに、第３図に示したセグメント表示体の
各セグメントSa，Sb，…Sgに対応するように成
す。また第２図のＡ点には、行カウンタ３の内容
により、S0，S1，…S6のうち１出力がセレクタ２
０により選択されて導出される。第２図でセレク
タ２０における交点部の丸印は行カウンタの出力
I1，I1，…3，3によつて制御されるトランス
フアーゲートであり、例えばトランスフアーゲー
トT1は第６図の如く前述の一論理値のI1のときに
導通するトランジスタで構成される。かくして行
カウンタ３が０であればS0が、１であればS1，２
であればS2…６であればS6がそれぞれＡ点に出力
される。レジスタ６は、マイクロオーダSPIの一
論理値によりプリント中には、Ａ点の出力を直列
に書き込む。これはSPIによつて制御されるトラ
ンスフアーゲートTfで制御される。このトラン
スフアーゲートTfもT1と同様にしてトランジス
タによつて構成される。出力レジスタ７は、レジ
スタ６の出力を並列に書き込み出力C1〜C7を並
列に発生する。レジスタ６および出力レジスタ７
の書き込みクロツクφs、φpは表示中あるいはプ
リント中に出力されるマイクロオーダにより制御
されるクロツクである。出力が出力C1〜C7とし
て引き出されるアンドゲートに入力される信号
CUTは、プリント中には出力時間を制御し、表
示中には、二重点灯を防止するための出力抑制信
号である。以下この実施例において、例えば第４
図に示すようなドツト構成をもつ“２”なるキヤ
ラクタを１カラムに印字する場合について、説明
する。このとききSPIは他論理値である。出力C1
…C7はそれぞれ第１図の１カラム〜７カラム、
すなわち１ないし７桁の位置の印字に対応づけら
れた印字エレメントを駆動する。データレジスタ
１の最下位桁すなわちカラム１には、コード
“２”が入つており、その他の桁には、ブランク
コード“Ｆ”が入つているものとする。列カウン
タ２および行カウンタ３は０にしておき、マイク
ロオーダによりクロツクφsを桁数だけ発生して
レジスタ６の各位置にデータを書き込む。この
時、データレジスタ１より下位桁から上位桁、す
なわち上位カラムにかけてコード“２”，“Ｆ”．
…“Ｆ”がキヤラクタジエネレータ１０に導入さ
れ行カウンタ３が“０”であるため各コラムの行
０についてS0出力がＡ点に現われ、レジスタ６に
順次導入される。しかし第４図にて明らかなよう
に行及び列カウンタが０であるため、またブラン
クコード“Ｆ”は、すべてのタイミングにおいて
印字されないためレジスタ６はすべて論理“０”
が入力される。ここで第５図のブリンタからの同
期信号t0で出力すべき信号が準備され印字紙移動
のためのブリンタのモータのON信号を出力す
る。同期信号t0の立ち上りで出力レジスタ７の書
き込みクロツクφpが発生してレジスタ６の内容
が並列入力され、出力C1，C2，…C7に出力され
て印字エレメントを駆動する。 次に行カウンタ３はそのままで列カウンタ２の
値を＋１し、同様にφsを印字桁数だけ発生し、
データレジスタ１より“２”“Ｆ”…“Ｆ”のコ
ードをキヤラクタジエネレータ１０に導入する。
このとき第４図の如く行カウンタの値が“１”で
あるので、データレジスタ１より導入されるコー
ド“２”は、印字されるべき論理“１”がレジス
タ６の最下位部（１カラム）に入力される。以下
同様な処理をパルスφs，φpに対応して繰返し行
う。このようにプリンタからの同期信号が入力さ
れる毎に、次のタイミングの処理をしておく事に
より、タイミング信号Ｔの立ち上りから出力C1
…C7の遅れ時間を最小にすることが可能である。
また、列カウンタの値が“４”あるいは“０”に
達した場合には、列カウンタの値はそのままに
し、行カウンタの値を＋１すればよく、また行カ
ウンタの値の奇偶により、ダウンカウントあるい
はアツプカウントをすればよい。第１表に列カウ
ンタの値により、データレジスタ１からコード
“２”が導入された場合の出力S0…S6を示す。
【表】
次に表示（セグメント表示）について説明す
る。このときはマイクロオーダSPIは一論理値を
とり、メモリの出力S0〜S6は並列にレジスタ６に
入力される。第３図のようなセグメント構成の
“２”表示する場合、第２図のマイクロオーダー
SPIの一論理値により、アドレスデコーダ４はセ
グメントデコーダとしての機能に切り換えられデ
ータレジスタ１より１桁目についてコード“２”
が導入されセグメントSa，Sb，Sc，Sdに対応し
た出力S0，S1，S6，S4，S3がそれぞれ論理“１”
となり、並列にレジスタ６に入力される。このレ
ジスタ６の出力はレジスタ７にクロツクφpで書
き込まれて１桁目の表示素子へマルチブレクサ等
の選択手段（図示せず）を介してダイナミツク的
に供給される。次にレジスタ１より２桁目の数値
の導入に対応して上述の選択手段出力C1〜C7を
２桁目の表示素子に供給してこれを駆動する。こ
の選択手段はクロツクφp等の如き桁に対応した
信号によつて切替えることにより容易にダイナミ
ツク駆動ができる。かくして全桁の表示素子の時
分割的表示ができる。 本発明によれば、１個のROMにより、ブリン
タ駆動用と表示体駆動用の出力信号を選択的に導
出することができるので、LSIに適用した場合、
ピン数の大幅な減少が可能となり、チツプ面積の
減少が可能である。またプリントと表示の双方が
可能であるため、付加価値の高い出力装置が得ら
れる。 なお本発明は上述の実施例に限定されるもので
はなく、印刷の際の印字エレメントの駆動の方法
や表示駆動の方法は特に制限されるのではない。
る。このときはマイクロオーダSPIは一論理値を
とり、メモリの出力S0〜S6は並列にレジスタ６に
入力される。第３図のようなセグメント構成の
“２”表示する場合、第２図のマイクロオーダー
SPIの一論理値により、アドレスデコーダ４はセ
グメントデコーダとしての機能に切り換えられデ
ータレジスタ１より１桁目についてコード“２”
が導入されセグメントSa，Sb，Sc，Sdに対応し
た出力S0，S1，S6，S4，S3がそれぞれ論理“１”
となり、並列にレジスタ６に入力される。このレ
ジスタ６の出力はレジスタ７にクロツクφpで書
き込まれて１桁目の表示素子へマルチブレクサ等
の選択手段（図示せず）を介してダイナミツク的
に供給される。次にレジスタ１より２桁目の数値
の導入に対応して上述の選択手段出力C1〜C7を
２桁目の表示素子に供給してこれを駆動する。こ
の選択手段はクロツクφp等の如き桁に対応した
信号によつて切替えることにより容易にダイナミ
ツク駆動ができる。かくして全桁の表示素子の時
分割的表示ができる。 本発明によれば、１個のROMにより、ブリン
タ駆動用と表示体駆動用の出力信号を選択的に導
出することができるので、LSIに適用した場合、
ピン数の大幅な減少が可能となり、チツプ面積の
減少が可能である。またプリントと表示の双方が
可能であるため、付加価値の高い出力装置が得ら
れる。 なお本発明は上述の実施例に限定されるもので
はなく、印刷の際の印字エレメントの駆動の方法
や表示駆動の方法は特に制限されるのではない。
第１図は本発明の実施例に使用するドツトマト
リクスプリンタの印字エレメントの軌跡を示す
図、第２図は本発明の一実施例を示すブロツク
図、第３図は表示体のセグメント構成を示す図、
第４図はドツト構成で印字された数字“２”を示
す図、第５図は第２図の実施例でのタイミンを示
す図、第６図はトランスフアーゲートの一例を示
す図である。 １……レジスタ、２……列カウンタ、３……行
カウンタ、４……デコーダ、５……メモリ、６，
７……レジスタ、Saa，Sb〜Sg……表示セグメン
ト。
リクスプリンタの印字エレメントの軌跡を示す
図、第２図は本発明の一実施例を示すブロツク
図、第３図は表示体のセグメント構成を示す図、
第４図はドツト構成で印字された数字“２”を示
す図、第５図は第２図の実施例でのタイミンを示
す図、第６図はトランスフアーゲートの一例を示
す図である。 １……レジスタ、２……列カウンタ、３……行
カウンタ、４……デコーダ、５……メモリ、６，
７……レジスタ、Saa，Sb〜Sg……表示セグメン
ト。
Claims (1)
- １ 光学的表示と印字表示とに共通に用いられる
情報が格納され、複数の出力端を有するメモリ
と、光学的表示の時に前記メモリの複数の出力端
から表示されるべき複数の情報を並列にかつ同時
に読み出す第１の手段と、印字表示の時に前記メ
モリの複数の出力端から複数の印字桁に対応する
個々の情報を時分割に読み出す第２の手段と、前
記第１の手段によつて同時に読み出された複数の
情報を対応する複数の第１のレジスタ群に同時に
格納する第３の手段と、前記第２の手段によつて
時分割に読み出された印字すべき個々の情報を順
次シフトしながら前記複数の第１のレジスタ群に
格納する第４の手段と、前記第１のレジスタ群に
格納された複数の情報を同時に格納するために前
記第１のレジスタ群の出力段に設けられた複数の
第２のレジスタ群とを有し、該第２のレジスタ群
に格納された複数の情報を同時に光学的表示部お
よび印字部に夫々選択的に出力することを特徴と
する出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP350178A JPS5496929A (en) | 1978-01-17 | 1978-01-17 | Output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP350178A JPS5496929A (en) | 1978-01-17 | 1978-01-17 | Output device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5496929A JPS5496929A (en) | 1979-07-31 |
| JPS6321210B2 true JPS6321210B2 (ja) | 1988-05-06 |
Family
ID=11559092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP350178A Granted JPS5496929A (en) | 1978-01-17 | 1978-01-17 | Output device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5496929A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50127521A (ja) * | 1974-03-26 | 1975-10-07 | ||
| JPS5185323A (ja) * | 1975-01-23 | 1976-07-26 | Omron Tateisi Electronics Co |
-
1978
- 1978-01-17 JP JP350178A patent/JPS5496929A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50127521A (ja) * | 1974-03-26 | 1975-10-07 | ||
| JPS5185323A (ja) * | 1975-01-23 | 1976-07-26 | Omron Tateisi Electronics Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5496929A (en) | 1979-07-31 |
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