JPS63206050A

JPS63206050A - デ−タ転送方法

Info

Publication number: JPS63206050A
Application number: JP62038553A
Authority: JP
Inventors: Masakatsu Iyasu; 居安　正勝
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-02-20
Filing date: 1987-02-20
Publication date: 1988-08-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マイクロコンピュータを用いた高速情報伝送
装置において、データ処理能力を向上させるに適したデ
ータ転送方法に関するものである０〔従来の技術〕第３図は例えば特開昭６１−６１５４５号公報に示され
た従来のデータ転送方式を示すブロック図である。第３
図において、中央制御部（１）（以下、　ｃｐｕ）のシ
ステムパス（２）と、送信部（３）は出力用先入先出メ
モリ＠（以下、出力ＩＦＩＦＯ）を介して接続され。

受信Ｍ（４）ｕ入力用先入先出メモリ（ハ）（以下、入
力Ｆ工Ｆｏ）を介して接続される口＠はデータフロー制
御回路、？珍はｃｐｕに対してＰＩν０が所定の条件に
なった時割込を発生させる割込制御回路である。

次に動作についてデータ出力時とデータ入力時に分けて
説明する。

データ出力時の動作を説明する。

まず、　ｏｐｕ（１）はシステムバス（２）を介して出
力Ｆ工ＦＯに）にデータをバーストで書き込む。次に、
データ制御回路（イ）はＦ工ＦＯ＠にデータが入ったこ
とを認知して送信部（３）にデータを書き込む。送信部
（３）はデータをシリアル変換して送出し、送出終了す
ると終了信号をデータ制御回路＠に出力する。

終了信号を受けたデータ制御回路は１次のデータを出力
Ｆ工ｙｏｑより取り出し送龜部（３）に書き込む口板上
の動作を出力Ｆ工ＦＯＩ２３が空になるまで繰り返し動
作する。−過制御回路は出力Ｆ工Ｆ０２３が空になった
ことをＯｐｕ　［１）に対して割込により通知し。

１群のデータの送倦が終了する。

次に、データ入力時の動作を説明する。

受信部（３）は、シリアルデータを受信するとパラレル
データに変換し、データ制御回路＠に対し。

受１バッファレディの信号を出力する。データ制御回路
＠はその信号を受けると受信データバッファより受信デ
ータを読み出し、入力ｙ工ＩＦＯ（ハ）に書き込む。デ
ータ制御回路のはこの動作を繰返す。

一方、割込制御回路３１）は入力Ｆ工ＦＯ（至）が７０
チ〜８０％程度満たされた時点で、　ｃ　ｐ　ｕ　（１
）に対し割込信号を出力する。それにより、　ｃ　ｐ　
ｕ　（１）は入力？工ＦＯ（財）よりバースト的に受信
データを読み込む。

〔発明が解決しようとする問題点〕

従来のデータ転送方法は以上のよう〈構成されているの
で、送倦部拳受信部のデータ転送速度を上げようとする
場合、Ｆ工ＩＦＯメモリの容量を大きくするか、またｔ
ｉ、ｃｐｕを経由してＦ工１１ｒＯメモリへデータを入
出力するのでは間に合わなくなるため、さらにＤＭＡコ
ントローラが必要になり１回路規模が増大する問題点が
あった。

この発明は上記のような問題点を解消するためになされ
たもので、データ転送速度が高速であっても、　ｃｐｕ
の処理時間に余欲を持たせスルーブツトを向上できると
ともに、簡単な回路で対応できる装置を得ることを目的
とする。

〔問題点を解決するための手段〕

この発明によるデータ転送方法は、転送はＤＭＡにより
行い、ａｐｕの処理速度、データ転送速度に適したデー
タ数で、ＤＭＡ’ｉ行うチャンネルを切替え、時期中の
チャンネルと動作中のチャンネルを設けることにより、
　ａｐｕは時期中のチャンネルで以前に転送したデータ
の処理を行うようにしたものである。

〔作用〕

この発明によるデータ転送方法は、　ＤＭＡ転送するチ
ャンネルが交互に切替わるよう構成したことにより、　
ｃｐｕは現在勤作中の１）Ｍムチヤンネルが動作終了す
るまでに、時期中のＤＭＡチャンネルの再セットを行え
ば良くなり％ａｐｕ処理時間の余欲度が向上する。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する口ｗｃ１図は、この実施例の全体ブロック図を示すもので
、（１）はｃｐｕ、（２）はａｐｕとその他周辺回路を
接続するシステムパス、（３）は並直列変換を行う送倦
部、（４）は直並列変換を行う受信部、（５）は送倦部
のＤＭＡ制御傷号を生成する送傷用データ制御部。

（６）は受信部のＤＭＡ制御信号を生成する受信用デー
タ制御部％（７）はＤＭＡコントローラである。（８）
は送倦部（３）が送倦データバッファがレディになった
ことを示すＴｘレディ償号、（９）はＴＸＲＤＹ倦号（
８）に対して、送倦データ書き込み信号、（］Ｏａ）〜
（１０（１）は。

送信用データ制御部（５）受信用データ制御邪（６）か
らＤＭＡコントローラ（７）り出力されるＤＭＡリクエ
スト１号、（ｌｌａ）　〜（１１（１）は、　ＤＭＡリ
クエスト信号（１０ａ）　〜（１０（Ｌ）に対するＤＭ
Ａアクルツジ偽号、Ｕは予めＤＭＡコントローラに設定
されたデータ数の転送を終了したことを通知する’Ｅ、
ＯＰ　憎号、　（１３ａ）。

（１３ｂ）は、　ａｐｕに対して、動作中のＤＭＡチャ
ンネルによるデータ転送が終了したことを通知するため
の割込信号である。また、α４は受信バッファに受信デ
ータがあることを示すＲｘレディ信号、（ハ）は受信用
データ制御（６）から受働部（４）に対して出力される
受治データ読み出し信号である。

さらに送偽用データ制御！ＩＳ　（５）の内部を第２図
に示す。

Ｄ−ＩＦ／Ｆ’−αηは、　Ｔｘ　ＲＤＹ信号（８）を
システムク０ツクａｅでサンプルし、　ＤＭＡコントロ
ーラ（７）に適したタイミングノＤＭＡリクｚｘト信号
（１０ａ）　、　（１０ｂ）を作る。また％Ｄ−Ｆ／Ｆ
’ＣＬ？）はＤＭＡアクルッジ恰号（ｌｌａ）　、　（
ｌｌｂ）のＯＲ条件でリセットされる。Ｄ−ＩＰ／Ｉｌ
’Ｏａは、データ転送を行うＤＭＡチャンネルと休止す
るチャンネルを切替えるもので、切替えるクロックは、
］！！ＯＰＩ号（２）とＤＭＡアクルッジ偏号（ｌｌａ
）　＋　（ｌｌｂ）より作る。α９Ｖｉ、　ＤＭＡ転送
が終了したことを知らせる割込信号（１３ａ）　ｆ作る
Ｄ−ＩＦ／Ｆ。

翰は、現在勤作中のＤＭＡチャンネルをｃｐｕが読み込
むためのデータゲート回路である。

受信用データ制御部（６）も、送信用データ制御部（５
）と同じ構成である。

次に動作の説明を、データ出力時と入力時に分けて行う
。

まず、データ出力時について説明する。ｃ　ｐ　ｕ　（
１）は、送信データを連続したアドレス領域のＲＡＭ　
Ｋ書き込む。書き込みが終了すると、　ＤＭＡコントロ
ーラ（７）の送信用に割り付けられた２つのＤＭＡチャ
ンネルのうちの動作中のＤＭＡチャンネル（ＯＨ−Ａト
する。）をゲート（イ）より読み出し、そのチャンネル
に対して、送信データを誉き込んだ先頭アドレスと、デ
ータ数を書き込み、さらに、　ＤＭＡイネーブルコマン
ドを書く。送信部（３）は、送信バッファが空であるか
らＴｘレディ信号（８）を有意にしているため、Ｄ−Ｉ
Ｆ／Ｆ（１７）の出力は有意になっており、従つて、リ
セット直後の状態であればＤＭＡ　　リクエスト信号（
ＸＯａ）が有意になっている。ｃ　ｐ　ｕ　（１）がＤ
ＭＡコントローラ（７）をイネーブルにすると、ＤＭＡ
コントローラ（７）はＤＭＡアクルツジ倦号（Ｉｌｌ！
Ｌ）を有意にし、　ＲＡＭの送信データが送１部（３）
に書き込まれる。それにより送信部（３）はＴｘレディ
倦号（８）を一旦無意にし、送信データを並直列変換し
、送信する。

送信が終了すると、またＴｘレディ偽号（８）を再び有
意にし１次のデータをＤＭＡ転送により受は取る。

以上の動作をＤＭＡコントローラ（７）にセットしたデ
ータ数の回数だけ繰り返すＯＤＭＡコントローラ（７）
は、最終データを転送する時、　ＤＭＡアクルツジ１号
（ｌｌａ）とＫＯＰ傷号（２）を同時に有意する。従っ
て、　Ｄ−１’／Ｆ’０ａｔ−１状態を反転し、動作中
のＤＭＡチャンネルは切替わると同時に、　Ｄ−Ｆ／１
Ｆ（１９の出力は有意になり、　Ｑｐｕに対して転送終
了したことを示す割込省号（１３ａ）を出力する◎連続
して次のデータフレームを送信したい場合や、サイクリ
ック伝送を行う場合ｓ　’ｐは（１）は、送信部（３）
がデータを送信していｂ間に、次の送信データの一群を
、別のアドレス領域のＲＡＭに書き込み、書き込み終了
すると、現在休止中の送信用ＤＭＡチャンネル（ＯＨ＠
Ｂとする）に、その送信データの先頭アドレス、データ
数を書き込み、　ＤＭＡイネーブルコマンドを書き込ん
でおく。

従って、送山部（３）は、　ＯＨ＠Ａによって転送した
データをすべて転送し終った時、次には、　ＯＨ＠Ｂに
よって転送されるデータを送信する口また。ａｐｕ（１
）は、　０Ｈ−ＡによるＤＭＡ転送が終了したことを示
す割込信号（１３ａ）を受は付けると１次の一群の送信
データはＱＨ＠Ａにて送１すべく準備する０次に、デー
タ入力時の動作について説明する。

ａ　ｐ　ｕ　（１）は、イニシャル処理の中で、受信粗
割り付けられたＤＭＡコントローラのチャンネルの両方
に、愛情データ入力用に割り付けたＲＡＭの先頭アドレ
スと、伝送速度とデータ構成に見合った受信データ数を
それぞれ書き込み、　ＤＭＡイネーブルコマンドを書い
ておく。

受１部（４）は、データを受偽すると直並列変換し受信
バッファにデータを移すと、　Ｒｘレディ１号α４を有
意にする。愛情用データ制御部（６）は、　Ｒｘレディ
僧号α→を受は取ると、動作中になっているＤＭＡチャ
ンネルＣＯＨ−０とする）のＤＭＡリクエスト傷号を有
意にし、　ＤＭＡコントローラ（７）はそれに対するＤ
ＭＡアクルツジ倦号を有意にし、受信データをＲＡＭに
転送する。以上の動作を０Ｈ−０に設定したデータ数の
回数だけ繰り返す。

ＤＭＡコントローラ（７）は、最後の受信データを転送
する時、同時にＫＯＰＩ号（６）を有意にするため。

最後の受信データの転送終了後、今まで休止していたＤ
ＭＡチャンネル（ＯＲ−Ｄとする）が動作中のＤＭＡチ
ャンネルとなる００Ｈ−Ｄは予じめ設定されているため
１次の受信データは、引き続き０Ｈ−Ｄにより転送され
る。

一方、　ｍｏｐｆｌＩ号（２）を受は取った愛情用デー
タ制御部（６）はＣＩ）　ｕ　（１）に対して、　ｏｎ
−ｃによる転送が終了したことを割込信号（１３に＋）
によって通知する。

割込を受けたｏ　ｐ　ｕ　（１）は、　ＣｊＨ−Ｃによ
って転送された受信データの処理を、ＯＨ・Ｄが動作し
て＾る間に行い、処理が終ると、　０ＨｅＯを再びイネ
ープルにし次の転送が可能な状態にする。

なお、上記実施例では直列データのデータ伝送装置につ
いて説明したが、他装置間の並列データのインタフェー
ス装置であってもよく、上記実施例と同様の効果を奏す
る〇〔発明の効果〕以上のように、この発明によれば従来のＦ工ｙ。

の緩衝の役目を、　ＤＭＡの２チヤンネルを交互〈使用
することで実現するよう構成したので１回路が簡単にな
りスペースファクタが向上する。また。

ＤＭＡコントローラに設定するデータ数は、？工ＦＩＯ
の容量と等価になるため、伝送速度、伝送手順。

伝送フォーマットに最適となるよう柔軟に制御できると
いう効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ転送方法を示
すブロック図、第２図は、第１図のデータ制御部の回路
図、第３図は従来のデータ転送方法を示すブロック図で
ある。（１）けｃｐｕ、（２）はシステムパス、（３）は送倦
部、（４）は受信部、（５）は送匍用データ制御部、（
６）は受信用データ制御部、（７）はＤＭＡコントロー
ラ、（８）はＴｘレディ信号、（９）は送倦データ曹込
信号、　　（１０ａ）〜（１０ｄ）はＤＭＡリクエスト
信号、　（１１ａ）〜（ｌｌｄ）はＤＭＡアクルツジ儂
号、ＵはＥＯＰ　１号、（１３ａ）　＊　（１３ｂ）は
割込１号、α４）はＲｘレディ信号、０６は愛情データ
読み出し信号、αＱはシステムクロック信号、α乃〜Ｏ
傷はＤ−Ｆ／Ｆ　、　Ｉ２Ｇはデータゲート回路、■Ｄ
は割込制御回路、２２はデータ制御回路、翰は出力Ｆ工
ＦＯ１（ハ）は入力？工ＦＯである。なお１図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

情報伝送装置における中央処理部（ｃｐｕ）と送信部・
受信部間のデータ転送を制御する回路において、上記送
信部へのデータ書込、上記受信部からのデータ読出しを
、それぞれＤＭＡ（ダイレクト・メモリ・アクセス）コ
ントローラを２チャンネル設け、このＤＭＡコントロー
ラから予じめ設定したデータ数を転送すると出力される
ＥＯＰ（設定データ数転送終了）信号と、ＤＭＡアクノ
レツジ信号のＡＮＤ条件で上記ＤＭＡコントローラへの
ＤＭＡリクエスト信号を交互に切替え、上記ＤＭＡコン
トローラのデータ転送中のチャンネルと休止中のチャン
ネルが交互に動作するよう制御することを特徴とするデ
ータ転送方法。