SU1065852A1 - Устройство дл сопр жени вычислительных машин - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНЫХ МАШИН, содержащее группу блоков усилителей св зи с линией, первый буферный регистр данных, информационный вход которого соединен с информационным входом первого регистра команд и информационным входом устройства, а выход через магистраль - с первыми информационными входами блоков усилителей св зи с линией группы, первые информационные выходы которых подключены через магистраль к информационному входу второго регистра команд , приоритетные входы и выходы соответственно к группе выходов и входов регистра приоритетов, а первые управл ющие входы и выходы через магистраль - соответственно к первому выходу и входу блока управлени  лини ми св зи, вторые вход и выход которого соединены соответственно с управл5«о1дим входом и выходом второго регистра команд, первые вход и выход блока управлени  св зью с основной машиной соединены соответственно с управл кидоми входотл и выходом устройства, вторые вьххо  и вход - соответственно с управл твим входом и выходом -первого регистра команд, третьи вход и выход - соответственно с третьими выходом и входом блока управлени  лини ми св зи, а четвертый выход - с управл ющим входом первого буферного регистра данных, -четвертые вход и выход блока управлени  лини ми св зи соединены соответственно с выходом и входом регистра приоритетов, а п тый выход с управл ющим входом второго буферного регистра данных, выход которого  вл етс  информационным выходом устройства , вторые информационные входы и выходы блоков усилителей св зи с линией группы  вл ютс  информационными группами входов и выходов устройства, а вторые управл ющие входы и выходы блоков усилителей св  § ;3и с линией группы  вл ютс  соответствующими управл ющими группами вхо0 дов и выходов устройства, о т л ичающеес  тем, что, с целью расширени  области применени  устройства , в него введены блок пам ти, блок адресации пам ти и блок синхронизации передачи, причем первый информационный вход блока пам ти соединен через магистраль с первьп«ш информационны ж выходами блоков усилителей св зи с линией группы, а выход с информационным входом второго буферного регистра, первые вход и выход блока синхронизации передачи подключены соответственно к первым входу и выходу блока адресации пам ти , вторые вход и выход - соответственно к второму выходу блока управлени  лини ми св зи и к выходу синхронизации устройства, а третий выход через магистраль - к первым управл ющим входам блоков усилителей св зи линии группы, первые управл ющие выходы которых соединены с вторым входом блока адресации пам ти и третьим входом блока синхронизации передачи, четвертым входом под-: ключенного к п тому выходу блока управлени  св зью с основной машиной,

Description

иЕстой ВЫХОД которого соединен с третьим входом блока адресации пам  ти, второй и третий выходы которого подключены соответственно к управл ющему и второму информационному входам блока пам ти.

2,Устройство по п, 1, отличающеес  тем, что блок синхронизации передачи содержит два элемента И, два элемента И-НЕ, два триггера, элемент ЙЕ, элемент И-ИЛИ-НЕ и элемент ИЛИ, причем первый вход первого элемента И соедине

с третьим входом блока, второй вход - с первым входом первого элемента И-НЕ, а выход - с первыми вхо дами вторых элемента И и элемента И-НЕ, выход которого  вл етс  третьим выходом блока, а второй.вход соединен с первым входом элемента И-ИЛИ-НЕ и через элемент НЕ с вторыми входами первого элемента И-НЕ и второго элемента И, выходом и третьим входом подключенногр- соответственно к счетному входу.и нулевому выходу первого триггера, единичный вход которого соединен с выходом первого элемента И-НЕ, а единичный выход - с вторым входом элемента И-ИЛИ-НЕ и первым входом элемента ИЛИ, выход которого  вл етс  вторым выходом блока, третий и четвертый входы элемента И-ИЛИ-НЕ образуют второй вход блока, а выход соединен с нулевыми входами первого и второго триггеров, третий вход первого элемента И-НЕ соединен с единичным выходом второго триггера, нулевой выход и единичный вход кото .рого  вл ютс  соответственно первыми выходом и входом блока, второй и третий входы первого элемента И, вход элемента НЕ, четвертый вход первого элемента И-НЕ и второй вход элемента ИЛИ образуют четвёртый вхо блока.

3.Устройство по п, 1, о т л ичающеес  тем, что блок адресации пам ти содержит два элемента НЕ, два элемента И, три счетчика

и мультиплексор, причем первый вход первого элемента И соединен с вторьа входом блока, второй вход через первый элемент НЕ - с первым выходом первого счетчика, а выход - с первым управл ющим входом мультиплек - сора и суммирук дими входами первого и второго счетчиков, второй выход первого счечика соединен через второй элемент НЕ с первым входом второго элемента И, вторым входом соединенного с первым входом блока, а выходом - с вычитающими входами первого и третьего счетчиков, первы выходом блока и вторым управл ющим входом мультиплексора, первый и вторбй информационные входы которого

подключены соответственно к выходам второго и третьего счетчиков, а выход  вл етс  третьим выходом блока, выходы первого и второго элементов И образуют второй выход блока, а третий вход второго элемента И и информационные входы второго и третьего счетчиков образуют третий вход блока

4. Устройство по п. 1 отличающеес  тем, что блок управлени  св зью с основной машиной содержит дес ть триггеров, четыре элемента И, восемь элементов И-НЕ, три элемента И-ИЛИ-НЕ, п ть элементов НЕ, два элемента ИЛИ и два элемента задержки, причем выход п-ервого элемента И-НЕ соединен с первым входом первого триггера, выход которого подключен к первым входам второго триггера и первого и второго элементов И, второй вход - к выходувторого триггера, вторым входом соединенного с выходом второго элемента И-НЕ и первыми входами третьего и четвертого триггеров, вторые входы которых подключены к третьему входу второго триггера и первым входам первого элемента ИЛИ и п того триггера , выход которого соединен с первыми входами шестого триггера, третьего и первого элементов И-НЕ, а второй вход - с первыми входами четвертого , п того и шестого элементов И-НЕ, вторым входом второго элемента И и выходом шестого триггера, вторым входом подключенного к выходу седьмого элемента И-НЕ, вход которого соединен с выходом первого триггера , второй вход - с вторым входом третьего элемента И-НЕ, третьим входом подключенного к выходу второго триггера, а выходом к второму входу первого элемента И-НЕ, входу первого элемента НЕ и первому входу третьего элемента И, первый вход первого элемента И-ИЛИ-НЕ соединен с П6ФВЫМ входом второго элемента И-НЕ, третьим входом второго элеменkra И и первым входом четвертого элемента И, второй вход.которого подключен к третьему входу четвертого триггера и вторым входам икстого элемента И-НЕ и первого элемента И-ИЛИ-НЕ, третий вход которого соединен с выходом седьмого триггера, первыми входг1ми восьмых триггера и элемента И-НЕ и входом второго элемента НЕ, а выход - с вторым входом восьмого триггера, выходом подключенного к первому входу седьмого триггера, второй вход которого соединен с выходом второго элемента И-ИЛИ-НЕ, первый вход которого подключен к второму входу восьмого элемента И-НЕ, к первым входам второго элемента ИЛИ и третьего элемента И-ИЛИ-НЕ и входу третьего элемента

НЕ, а второй вход - к второму входу второго элемента ИЛИ, и входу чет .вертого элемента НЕ, третий вход шестого элемента И-НЕ соединен с выходом второго элемента ИЛИ, первый и-второй входы.дев того триггера подключены соответственно к выходам шестого и восьмого элементов И-НЕ,

третий вход - к выходу третьего триггера и второму входу четвертого элемента И-НЕ, а выход - к третьему входу третьего триггера и второму входутретьего элемента И-ИЛИ-НЕ, третьим входом соединенного с входом первого элемента задержки и вторым входом второго элемента И-НЕ, выходом с четвертым выходом блока, а четвертым входом с входом второго элемента задержки, вторым выходом блока и выходом второго элемента И, ёыход и третий вход четвертого триггера подключены соответственно к первому входу и выходу дес того триггера, второй и третий входы которого соединены соответственно с выходом п того и четвертого элементов И-НЕ, выход и второй вход первого элемента ИЛИ соединены соответственно с входом п того элемента НЕ и выходом четвертого элемента И-НЕ,

третьим входом подключенного к четвертому входу первого элемента И-ИЛИ-НЕ, вторые входы первого и четвертого элементов И, третьи входы первого элемента И-НЕ и вто|5ого Триггера и вторые входы второго и третьего элементов И-НЕ образуют первый вход блока, первый и второй входы второго элемента ИЛИ образуют второй вход блока, третьи входы четвертого и восьмого элементов И-НЕ, четвертый вход uiecToto элемента И-НЕ, третий и четвертый входы второго элемента И-ИЛИ-НЕ-и второй вход третьего элемента -И образуют третий вход блока, выходы первого, третьего и четвертого элементов И, шестого триггера и первого элемента НЕ образуют первый выход блока, выходы третьего и седьмого триггеров, соответствующа  шина второго входа бло1ка и выходы второго элемента задержки и третьего и п того элементов НЕ образуют третий выход блока, выходы седьмого триггера и первого элемента ИЛИ образуют шестой выход блока, выходы дес того триггера, первого элемента задержки, второго и четвертого элементов НЕ . и соответствующа  шина второго входа блока образуют п тый выход блока.

Изобретение относитс  к вычислительным машинам и может найти применение в многомашинных вычислительных комплексах и сет х ЭВМ.

Известны устройства дл  содержаНИН вычислительных машин, содержащие узел синхронизации, два узла фиксации состо ни , два информационных регистра, регистр состо ни , регистр команд, кoм Iyтaтop, узел готовности и узлы формирователей приемников Щ

Недостаток данных устройств со- стоит в ограниченной области применени , так как они не позвол ют сопр гать удаленные друг от друга ЭВМ,

Наиболее близким к предлагаемому по технической сущности  вл етсй устройство дл  сопр жени  вычислительных машин, содержащее два буфер-ных регистра данных, два регистра команд, регистр приоритетов, блок ;управлени  с основной-маЕциной, соединенный двухсторонними св з ми с входом-выходом устройства, первым регистром команд и блоком управлеНИН лини ми св зи, соединенного двухсторонними св з ми с регистром при оритетов, вторым регистром команд

и через магистраль с группой блоков усилителей св зи с линией, инфомационные входы и выходы которых соединены соответственно через магистраль с выходом первого и входом второго буферных регистров, приоритетный вход-выход - с входом-выходом регистра приоритетов, информационные входы регистров команд соединены соответственно с входами первого и второго буферных регистров , управл ющие входы которых подключены к выходам блока управлени  св зью с основной вычислительной машиной и блоком управлени  лини ми св зи 2 .

Недостатком известного устройства  вл етс  ограниченна  область применени .

Цель изобретени  - расширение рбласти применени  устройства.

Поставленна  цель достигаетс  тем, что в устройство, содержащее группу блоков усилителей св зи с линией, первый буферный регистр данных, информационнь й вход которого соединен, с информационным входом первого регистра команд и информационным входом устройства, а выход через магистраль - с первыми информационными входами блоков усилителей св зи с линией группы, первые информационные выходы которых подключены через магистраль к информационному входу второго регистра команд , приоритетные входы и выходы соответственно к группе выходов и входов регистра приоритетов, а первые управл ющие входы и выходы через магистраль - соответственно к первому выходу и входу блока уп .равлени  лини ми св зи, вторые вход и выход которого соединены соответственно с управл ющим Входом и выхйдом второго регистра команд, первые вход и выход блока управлени  св зью с основной машиной соединены соответственно, с управл ющими входом и выходом устройства, вторые выход -и вход - соответственнос управл ющими входом и выходом первого регистра команд, -треть - вход и выход - соответственно с третьими выходом и входом блока управлени  лини ми св зи,. а четве этый выход - с управл ющим входом первого буферного регистра данных, четвертые вход и выход блока управлени  лини ми св зи соединены соответственно с выходом и входом регистра приоритетов, а п тый выход - с управл ющим входом второго буферного регистра данных, выход которого  вл етс  информационным выходом устройства , вторые информационные входы и выходы блоков усилителей йв зи с линией: группы  вл ютс  информационными группами входов и выходов устройства, а вторь:е управл ющие входы и выходы блоков усилителей св зи с линией группы  вл ютс  соответствующими управл ющими группами входов и выходов устройства , введены блок пам ти, блок адресации пам ти и блок синхронизации передачи, причен первыйинформационный вход блока пам ти соединен через магистраль с первыми информационными выходами блоков усилителей св зи с линией группы, а выход - с информационным входом второго буферного регистра, первые вход и выход блока синхронизации передачи подключены соответственно к первому входу и выходу блока адресации пам ти, .вторые вход и выход - соответственно к второму выходу блока управлени  лини ми св зи и к выходу синхронизации устройства , а третий выход через магистраль - к первым управл ющим входам блоков усилителей св зи линии группы , первые управл ющие выходы которых соединены с вторым входом блока адресации пам ти и третьим входом

блока синхронизации передачи, четвертым входом подключенного к п тому выходу Тлока управлени  св зью с основной машиной, шестой выход которого соединен с третьим входом 5 блока адресации пам ти, второй и - третий выходы которого подключены соответственно к управл ющему и второму информационному входам блока пам ти.

0 Блок синхронизации передачи содержит два элемента И, два элемента И-НЕ, два триггера, элемент НЕ, элемент Й-ИЛИ-НЕ и элемент ИЛИ, причем первый вход первого элемента И

5 соединен с третьим входом блока, второй вход - с первым входом первох-о элемента И-НЕ, а выход - с первыми входами вторых элемента И и элемента И-НЕ, выход которого  вQ л етс  третьим выходом блока, а второй вход соединен с первым входом элемента И-ИЛИ-НЕ и через элемент НЕ с вторыми входами первого элемента И-НЕ и второго элемента И, выходом

5 и третьим входом подключенного соответственно к счетному входу и нулевому выходу первого триггера, еди- . ничный вход которого соединен с выходом первого элемента И-НЕ, а единичный выход с вторым входом эле мента И-ИЛИ-НЕ и первым входом элемента ИЛИ, выход которого  вл етс  вторым выходом блока, третий и четвертый входы элемента И-ИЛИ-НЕ образуют второй вход блока, а выход

5 соединен с нулевыми входами первого и второго триггеров, третий вход первого элемента И-НЕ соединен с единичным выходом второго триггера, нулевой выход и единичный вход кото0 рого  звл ютс  соответственно первыми выходом и входом блока, второй и третий входы первого элемента И, вход элемента НЕ, четвертый вход первого элемента И-НЕ и второй вход

5 элемента ИЛИ образуют четвертый вход блока.

Ёлок адресации пам ти содержит два элемента НЕ, два элемента И, три счетчика и мультиплексор, причем первый вход первого элемента И соединен с вторым входом блока, второй вход через первый элемент НЕ - с первым выходом первого счетчика , а выход - с первым управл 5 ющим входом мультиплексора и суммирующими входами первого и второго счетчиков, второй выход первого счетчика соединен через второй элемент НЕ с первым входом второго элемен

0 та И, вторым входом соединенного с первым входом блока, а выходом :с вычитающими входами первого и третьего счетчиков, первым выходом блока и вторым управл ющим входом

5 мультиплексора, первый и второй информационные входы которого подключены соответственно невыходам второ го и третьего счетчиков, а выход  вл етс  третьим выходом блока, вы ходы первого и второго элементов И образуют второй выход блока, а тре . тий вход второго элемента И и инфо мационные входы второго и третьего счетчиков образуют третий вход бло I Блок управлени  св зью с основной машиной содержит дес ть триггеров , четыре элемента И, восемь элементов И-НЕ, три элемента И-ИЛИ-НЕ п ть элементов НЕ, два элемента ИЛИ и два элемента задержки, причем выход первого элемента И-НЕ соединен с первым входом первого тржггера , выход которого подключен к первым входам второго триггера и первого и второго элементов И, второй вход - к выходу второго триггера, вторым входом соединенного с выходом второго элемента И-НЕ и первыми входами третьего и четвертого триггеров, вторые входы которлх под ключены к третьему входу второго триггера и первым входам первого элементаИЛИ и п того триггера, выход которого соединен с первыми входс1ми шестого триггера, третьего и первого элементов И-НЕ, а второй вход - с первыми входами четвертоГО- , п того и икстого элементов И-НЕ вторым входом второго элемента И и выходом шестого триггера, вторым входом подключенного к выходу седьмого элемента И-НБ, первый вход которого соединен с выходом первого триггера, второй вход - с вторым входом третьего элемента И-НЕ, трет им входом подключенного к выходу второго триггера, а выходом - к вто рому входу первого элемента И-НЕ, входу первого элемента НЕ и первому входу третьего элемента И, первый вход первого элемента И-ИЛИ-НЕ соединен с первым входом второго элемента И-НЕ, вторым входом п того элемента И-НЕ, третьи1м входом второго элемента И и первым входом четвертого элемента И, второй вход которого.подключен к третьему входу четвертого триггера и вторым входам шестого элемента И-НЕ и первого элемента И-ИЛИ-НЕ, третий вход которого соединен с выходом седьмого триггера, первыми входами восьмых триггера и элемента И-НЕ и входом второго элемента НЕ, а выход - с вт . рым входом восьмого триггера, выходом подключенного к первому входу седьмого триггера, второй вход, кото рого соединен с .выходом второго элемента И-ИЛИ-НЕ, первый вход кото рого подключен к второму входу вось мого элемента И-НЕ, к первым входам второго элемента ИЛИ и третьего эле мента И-ИЛИ-НЕ и входу TpeTfjero эле мента НЕ, а второй вход - к второму входу второго Элемента ИЛИ и входу четвертого элемента НЕ, третий вход шестого элемента И-НЕ соединен с выходом второго элемента ИЛИ, первый и второй входы дев того триггера подключены соответственно к выходам шестого и восьмого элементов И-НЕ, третий вход - к выходу третьего триггера и второму входу четвертого элемента И-НЕ, а выход- к третьему входу третьего триггера и второму входу третьего элемента И-ИЛИ-НЕ, третьим входом соединенного с входом первого элемента задержки и вторым входом второго элемента И-НЕ, выходом с четвертым выходом блока, а четвертым входом с входом второго элемента задержки , вторым выходом блока и выходом второго элемента И, выход и третий вход четвертого триггера подключены .соответственно к первому входу и выходу дес того триггера, второй и третий входы которого соединены соответственно с выходами п того и четвертого элементов И-НЕ, выход и второй вход первого элемента ИЛИ соединены соответственно с входом п того элемента НЕ и выходом четвертого элемента И-НЕ, третьим входом подключенного к четвертому входу первого элемента И-ИЛИ-НЕ, вторые входы первого и четвертого элементов И, третьи входы первого элемента И-НЕ и второго триггера и вторые входы второго и третьего элементов И-НВ образуют первый вход блока, первый и второй входы второго элемента ИЛИ образуют второй вход блока , третьи входы четвертого и восьмого элементов И-НЕ, четвертый вход шестого элемента И-НЕ, третий и четвертый входы второго элемента И-ИЛИ-НЕ и второй вход третьего элемента И образуют третий вход блока , выходы первого, третьего и четвертого элементов И, шестого триггера и первого элемента НЕ образуют первый выход блока, выходы третьего и седьмого триггеров, соответствующа  шина второго входа блока и выходы второго элемента задержки и тр етьего и п того элементов НЕ образуют третий выход блока, выходы седьмого триггера и первого элемента ИЛИ образуют шестой выход блока, выходы дес того триггера, первого элемента задержки, второго и четвертого элементов НЕ и соответствующа  шина второго входа блока образуют П тый выход блока. На фиг. 1 представлена блок-схема устройства; на фиг. 2-5 - функциональные , схемы блоков адресации пам ти, синхронизации передачи, уп-:

равлени  св зью с основной машиной управлени  лини ми св зи.

Устройство (фиг. 1) содержит первый регистр 1 команд, первый буферный регистр 2 данных, блок 3 управлени  св зью с основной машиной, блока 4 управлени  лини ми св зи, регистр 5 приоритетов, магистраль 6 устройства, блоки 7 усилителей св зи с линией группы, второй регистр команд, второй буферный регистр.9 данных, шины 10 информационного входа устройства, шины 11 и 12 - .управл нхшх входа и выхода устройства,  дана 12 выхода синхронизации устройства , шины 13 информационного вы хода устройства, шины 14 группы информационных выходов устройства, шины 15 группы управл ющих выходов устройства, шины 16 группы информационных входов устройства, шины 17 группы управл ющих входов устройства , шины 18 св зи устройства с отдельным каналом св зи, блок19 пам ти , блок 20 адресации пам ти и блок 21 синхронизации передачи.

BJIOK 20 адресации пам ти (фиг. 2) содержит счетчики 22-24, мультиплексор 25, первые элементы НЕ 26 и И 27 вторые элементы НЕ 28 и И 29, шину 30 второго входа, шину 31 третьего входа, шину 32 Первого входа и шину 33 третьего входа блока, шины 34 и 35 второго выхода, шину 36 третьего выхода и шину 37 первого выхода блока.

Блок 21 синхронизации передачи (фиг. 3) содержит элемент НЕ 38, первые элемент- И 39, триггер 40 и элемент И-НЕ 41, вторые элемеь гы И-НЕ 42 и элемент И 43, элемент И-ИЛИ-НЕ 44, второй триггер 45 и элемент. ИЛИ 46, шину 47 чет вертого входа,, шину 48 третьего входа, шины 49 и 50 четвертого вхо-; да, шины 51 и 52 первого и второго входов и шины 53 и 54 четвертого входа блока, шины 55-57 первого, третьего и второго выходов блока.

Блок 3 управлени  св зью с основной машиной (фиг. 4) содержит первый элемент И-НЕ 58, первый и второй триггеры 59 и 60, первый элемент И 61, вторые элементы И-НЕ 62 и И 63, п тый и четвертый элементы И-НЕ 64 и 65, дес тый и четвертый триггеры 66 и 67, четвертый эл(змент И 68, седьмой элемент И-НЕ 69, первый элемент И-ИЛИ-НЕ 70, шестой и п тый триггеры 71 и 72, третий элемент И-НЕ 73, первый элемент НЕ 74, второй элемент И-ИЛИ-НЕ 75 седь мой и восьмой триггеры 76 и 77, шестой элемент И-НЕ 78, дев тый и третий триггеры 79 и 80, восьмой элемент И-НЕ 81, первый и второй элементы 82 и 83 задержки, третий элемент И-ИЛИ-НБ 84, второй элемент ИЛ 85, четвертый элемент НЕ 86, третий элемент И 87, первый элемент ИЛИ 88 второй, третий и п тый элементы НЕ 89-91, шину 92 первого входа, шину 93 второго выхода, шину 94 первого выхода, шину 95 первого входа, шину 96 первого выхода, шины 97 и 98 третьего входа, шину 99 п того выхода , шины 100 и 101 шестого выхода шины 102 и 103 второго выхода, шину 104 третьего выхода, шины 105 и 106 третьего входа, шины 107 и 108 п того выхода, шину 109 четвертого выхода, шину 110 третьего выхода , шину 111 п того выхода, шину 112 третьего выхода, шину 11.3 первого выхода.

Блок 4 управлени  лини ми св зи ( фиг. 5) содержит первый триггер 114 элемент И-ИЛИ 115, второй триггер 116, первый элемент И 117, третий триггер 118, первый элемент И-НЕ 119 четвертый триггер 120, первый элемент ИЛИ 121, вторые элементы И-НЕ 122 и И 123, третий элемент И-НЕ 124, третий и четвертые элементы ,И 125 и 126, п тый триггер 127, первый и второй элементы НЕ 128 и 129, второй элемент ИЛИ 130, п тый и шестой элементы И 131 и 132, шину 133 третьего входа, шину 134 четвертого выхода, шину 135 первого входа, шину 136 первого выхода, шину 137 четвертого входа, гиину 138 первого выхода, кЯну 139 третьего входа, шину 140 первого выхода, шину 141 первого входа, шину 142 второго выхода, шины 143 и 144 второго и третьего входов, шины 145 и 146 второго.и п того выходов, шину 147 третьего входа, шину 148 третьего выхода;, шину 149 третьего входа, шину 150 третьего выхода, шину 151 второго входа, шину 152 третьего выхода, шину 153 первого входа, шины 154 и 155 третьего выхода , шину 156 третьего входа, Ш1 ну 157 третьего выхода и шину 158 первого входа.

Кроме того, на фиг. 4 дополнительно обоэначе ны следующие шины блока 3: шины 159 и 160 первых входа и выхода, шины 161 и 162 третьего и первого входов, шина 163 п того выхода, шины 164-167 третьего выхода, шина 1§8 первого входа и шины 169 и 170 первого выхода блока

Регистр 1 команд предназначен дл  расшифровки и хранени  команды, поступившей из основно.: магиины (ОМ); в соответствии с прин той командой он задает режим работы устройства.

Буферный регистр 2 данных предназначен дл  буферизации (временного Х|э анени ) кодов команд и данных,

которое необходимо передать из ОМ в одну из линий св зи

, Блок 3 управлени  св зью с ОМ принимает, интерпретирует и формирует управл ющие сигналы ОМ, а также управл ет работой регистра 1 команд и буферного регистра 2 данных.

Блок 4 управлени  лини ми св зи служит дл  интерпретации и формировани  управл ющих сигналов линий св зи, а также управл ет работой регистра 8 команд и буферного регисра 9 данных.

Регистр 5 приоритетов предназначен дл  обеспечени  коммутации основной машины с одной из линий св з в-соответствии с прин тыми в устройстве приоритетами.

Внутренн   магистраль устройства предназначена дл  передачи к любому из блоков: усилителей св зи с информации из буферного регистра 2 данных и управл ющих сиг налов из блока 4 управлени  лини ми св зи и из блока 21 синхронизации передачи, а также дл  передачи от любого из блоков 7 усилителей св зи с линией информации в регистр 8 команд и в блоке 19 пам ти и управл ющих сигналов в блок 4 управлени  лини ми св зи и в блок 21 сиихронизации передачи.

Блоки 7 усилителей св зи с линией предназначены дл  формировани  (усилени ) информационных и управл ющих сигналов, передаваемых в ли« НИИ св зи и принимаемых из линий св зи по шинам 18.

Регистр 8 команд предназначен дл  расшифровки и хранени  команды, поступившей по шинам 18 из любой линии св зи; в соответствии с прин той командой он задает режим работы устройства.

Буферный регистр 9 данных предназначен дл  буферизации (временного хранени ) кодов команд и данных, которые необходимо передать в основную машину.

Блок 19 пам ти предназначен дл  хранени  данных, поступивших из линий св зи.

Блок 20 адресации пам ти служит дл  выработки адреса  чейки пам ти, в которую должна быть произведена запись информации, поступившей из линий св зи, или из которой должно быть осуществлено считывание информации в основную машину, а также управл ющих сигналов записи или считывани .

Блок 21 синхронизации передачи формирует управл ющие сигналы, необходимые дл  реализации синхронной передачи.

По шинам передаютс  следукнцие сигналы: шины 30 и 141 - управл ющие

сигналы, поступающие в устройство по шинам 17 при выдаче из линий св зи и сопровождающие байт информации, передаваемый по ищнам 16; 111ины 31 и 101 - сигналы, свидетельствующие о том, что процедура установлени  св зи между ОМ и какой-либо линией св зи завершена и может быть начата передача данных; шины 32 и 55 - сигнал о том, что очередной байт данных из линии св зи в устройство сопр жени  еще не поступил) шины 33 и 100 сигнал сброса счетчиков.23 и 24 блока 20, сообщающий о выполнении уст- . ройством сопр жени  любого вида сброса, а также сброса по окончании обмена данными; шина 34 -сигнал, управл ющий считыванием очередного байта информации из блока 19 пам ти , шина 35 - сигнал, управл ющий записью очередного байта информации в блок 19 пам ти; шина 36 - сигнал , содержащий адрес  чейки пам ти блока 19; шины 37 и 51 - сигнал установки триггера 40 при поступлении рчередного байта данных из линии св зи, шины 47 и 107 - сигнал о том, что ОМ вьщала команду Запись (передача .1); шины 48 и 158 - сигнал, поступающий от линий св зи и говор щий о готовности абонента к приему (СП1-И); шины 49 и 163 - сигнал о том, что процедура установлени  св зи между ОМ и какой-либо линией св зи завершена и может быть начата передача данных; шины 50 и 99 задержанный сигнал Информаци  от канала, шины 52 и 145. - сигнал, сообщающий о выполнении устройством любого вида сброса; шины 53 и 108 сигнал , свидетельствующий о том, что ОМ выдала команду Читать ; шины 54 и 111 - сигнал Информаци  от абонента, вырабатываемый блоком 3 в режиме работы устройства без синхронизации передачи; шина 56 управл ющий сигнал, сопровождающий выдаваемый в линию байт информации; шина 57 - сигнал Информаци  от абонента } шина 159 - сигнал Адрес от канала, поступающий из ОМ по шинам 11; шина 162 - сигнал Адрес опознан, поступающий по шинам 11; шина 168 - сигнал Выборка от канала , поступающий по шинам 11 из ОМ, шина 169 - сигнал Работа абонента, поступакмций в ОМ; шина 170 - сигнал Адрес абонента, поступающий в ОМ по шинам 12; шина 92 - сигнал Управление от канала, поступающий из ОМ шина 93 - сигнал занесени  в регистр команд; шина 94 - сигнал Управление от абонента, выдаваемый в ОМ; шина 95 - сигнал Информаци  от канала, поступающий из ОМ, шина 96 - сигнал, поступающий в ОМ в случае, если устройство не опознало свой адрес; шины 97 и 154 сигнал Прием шина 98 и 155 сигнал Передача шина 102 - сигнал Записать шина 103 - сигнал Чтение 1, шины 104 и 149 - сигнал Информаци  от абонента ИНФ-А (обратна  пол рность); шины 105 и 148 сигнал запроса на байт информации; шины 106 и 150 - сигнал Конец обмена ; шина 109 - сигнал занесени  информации в регистр 1 данных; пины 110 и 152 - сигнал запроса на байт информации; шины 112 и 133 - сигнал занесени  в регистр 1 команд, шина 113 - сигнал Сброс общий, поступающий из ОМ по шинам 11; шина 134 сигнал запроса на передачу устройством ГИ-И; шина 135 - Запрос на байт информации (ЗП-И), шина 136 стробирующий сигнал, сопровождающий байт информации; шина 137 - запроса на передачу со стороны лиНИИ; шина 138 - сигнал запроса на байт информации (ЗП-П) шины .139 и 167 - сигнал нулевое состо ние триггера 77 блока 3, определ ющего начало обменаj шина 140 - сигнал, внщаваемый в ответ на запрос на начало передачи, приход щий с линий св зи (СП1-П); шина 142 - сигнал Прием команды, по которому происходит занесение кода команды в регистр 8 команду шина 143 - код команды Прием шины 144 и 165 команда Передача шина 146 прием РД2 - сигнал, по которому производитс  занесение данных в буферный регистр 9- данных, шины 147 и 166 - сигнал Прием 1 - команда в ОМ; шины 156 и 164 - сигнал общего сброса или прекращени  передачи; шины 157 и 161 - сигнал, снимаемый с единичного выхода триггера 120 блока 4 Приме команды шина 160сигнал запроса на установление св зи с ОМ по инициативе линий св зи (Запрос ТрВ-А); шина 153 - сигнал общей готовности линий св зи, шина 151 - сигнал Передача 2 (код команды Запись),,

Устройство работает следующим

образом.

Обмен информацией осуществл етс  между каналом основной ЭВМ (не пока зан) и одной из линий св зи. Ввод  последовательность начальной выборки (НВ), канал на шинах 10 выставл ет адрес устройства в сопровождении сигнала идентификации, который поступает из канала ОМ по шине 159 в блок 3. При опознавании своего адреса на вход элемента И-НЕ 58 приходит сигнал по шине 162 и, если устройство не было подключено К каналу (триггер 72 находитс  в нулево состо нии) и опознало себ  (на выходе элемента И-НЕ 73 сигнал имеет единичныйуровень), то триггер 59 переходит в единичное состо ние.

После прихода из канала ОМ сигнала по шине 168 происходит переход в единичное состо ние триггера 71 через элемент И-НЕ 69 (триггер 59 находитс  в состо нии 1) и в канал ОМ выдаетс  сигнал по -мне 169. В ответ на это канал ОМ сбрасывает сигнал на шине 159, что позвол ет передавать в канал ОМ через элемент И 61 по шине 170 единичное состо ни триггера 59. Получив сигнал по шине 170, канал вьщает по шине 92 сигнал , при помощи которого на выходе элемента И 63 формируетс  сигнал по шине 93 (триггеры 59 и 71 наход тс  в 1), поступающий на регистр 1 и  вл ющийс  стробом дл  занесени  кода команды по цинам 10 из ОМ. По сигналу на шине 92 производитс  сброс триггера 60 через элемент И-НЕ 62, а также установка в единичное состо ние через элемент И-НЕ 64 триггера 66. Однако выдача в канал этого сигнала не производитс  до тех пор, пока канал не сбросит сиг нал на. шине 92. После сброса этого сигнала по шине 94 (через элемент И 68) в канал ОМ передаетс  сигнал, а затем при поступлении сигнала по шине 95 производитс  сброс триггера 67 через элемент И-НЕ 62. Проце-дура НВ заканчиваетс  сбросом каналом сигнала на шине 95.

Если при выполнении процедуры НВ устройство не опознало свой адрес (триггеры 60 и 72 наход тс  в О), то ПОЛ5ГЧИВ сигнал по иине 168, оно выдает в канал ОМ сигнал через элементы И-НЕ 73 и НЕ 74 по шине 96. В режиме передачи информации из основной машины в одну из линий св зи когда в оперативной пам ти ОМ имеетс  массив информации, подготовленной дл  передачи, ОМ вьщает команду Записать. Полученна  из канала ОМ по шинам 10 выдачи в сопровождении соответствующих управл ющих сигналов по шинам 11 выдачи команда Записать заноситс  в регистр 1 команд дл  задани  режима работы устройства и в буферный регистр 2 дл  передачи кода команд в .шины выбранной линии св зи, например шины 18. В результате дешифрации команд сигналы режима работ из блока 1 передаютс  в блок 3 (шины 102 - передача - дл  команды Записать и шины 103 прием - дл  команды Читать). Блок 3 задает режим работы всего устройства , выдава  в блок 4 сиглал по шинам 165 и 144 при передаче, информа ции или по шинам 166 ч 147 при приеме и;нформацни.

Код команды Записать из буферного регистра 2 через магистраль 6 устройства и включенный регистром 5 приоритетов блок 7 передаетс  в шины 18{ линии св зи.

Передача происходит следующим образом. Блок 4, получив по шине 133 из блока 3 задержанный сигнал, устанавливйет в единичное состо ние триггер 114, который через элемент И-ИЛИ 115 формирует на шине 134 за- 5 прос на установление св зи с линией св зи. Этот запрос через магистраль б и включенный регистром 5 блок 7 передаетс  в шины 18. Если лини  св зи готовак работе, то она от- 10 вечает сигналом, который через блок 7 магистраль б поступает в блок 4 по шине 135 и устанавливает триггер 116 в единичное состо ние, что приводит к выдаче из блока 4 по шине 5

136сигнала. Этот сигнал аналогичным образом чере-з магистраль 6, блок 7| передаетс  в шины.18, сопровожда  передаваемый из буферного регистра 2 код команды.20

Нормальное выполнение процедуры передачи даннвах во.зможно лишь при соответствии команд, поступивших с одной стороны из канала ОМ и с другой т из шины 18 соответствующей линии св зи.

Встречна  команда Читать поступает по шинам 184 через включенный блок 7 , магистраль 6 в регистр 8 команд.

Процедура приема встречного кода команды осуществл етс  под управлением блока 4, .который принимает и посылает соответствующие сигналы через магистраль б в блок 7 с шин 35

17 и по шинам 15 линии св зи. Запросом на передачу кода команды от. абонента  вл етс  сигнал, который

поступает из блока 5 по -шине 137. При получении этого сигнала в блоке 40 4 вырабатываетс  сигнал на шине 138, который  вл етс  запросом на байт

команды и передаетс  через блоки 6 и 7 .в шины 15|. По сигналу на шине

137устанавливаетс  в 1 триггер лс 120 через элемент И-НЕ 119, так как обмена еще нет и сигнал, приход щий

по шине 139 из блока 3, находитс  в единице. Установка триггера 120 в единичное состо ние приводит к выдаче сигнала по шине 140 через элемент ИЛИ 121. Сигнал по шине 140 через блок 6, блок 7 передаетс  в линию св зи. На это лини  отвечает выдачей сигнала в шину 141, который ерез блок 7 и магистраль 6 передаетс  в блок 4 и, поступа  на элемент И 123, вырабатывает сигнал При ем команды 2, который по шине 142 ередаетс  в блок 8, разреша  прием кода команды. После дешифрации кода 60 в блоке 8 вырабатываетс  сигнал Прим 2 (шина 143), если из линий св и была получена команда Читать, ли сигнал Передача 2 (шина 151), сли из линии св зи была получена 5

команда Записать. Сигналы по шинам 143 или 151 при условии готовности устройства к обмену (на шине 137 единичный сигнал) переформируютс  элементами И 131 или 132 в сигналы Прием 2 (шина 154) или Передача 2 (шина 155) и поступают по шинам 97 и 98 в блок 3, в котором по признаку совпадени  кодов команд на элементе И-ИЛИ-НЕ 75 устанавливаетс  в 1 триггер 76. Сигнал по шинам 167 и 139 передаетс  в блок 4, сбрасыва  там триггер 120, инвертируетс  элементом НЕ 128-и устанавливает в 1 триггер 118, определ ющий режим обмена данными.

После процедуры установлени  св зи (обмена кодами команд) устройство переходит непосредственно к передаче данных. Приемом информации из канала ОМ в устройство по шинам 10 управл ет блок 3 и блок 21 синхронизации передачи. Сама информаци с шин 10 поступает в первыйбуферны регистр 2.

Пе-)едачей информации из-устройства в шийы 18| управл ет блок 4 и блок 21. Информаци  из буферного регистра 2 через магистраль 6 и блок 7 поступает на шины 14.

Передача данных начинаетс  непосредственно после процедуры установлени  св зи (обмена кодами команд). После обмена кодами команд при их соответствии в блоке 3 устанавливаетс  в единичное состо ние триггер 76, единичное состо ние которого -передаетс  по шинам 163 и 49 в блок 21, разреша  начать передачу данных. Передача данных начинаетс  с выдачи блоком 4 по шине 134, через магистраль 6, блок 7 , по шинам 15 запроса на передачу ГИ-И. Этот запрос выдаетс  с выхода элемента И-ИЛИ 115 и вырабатываетс  при условии наличи  единичных сигналов на шинах 143 и 144, так как на шине 139 находитс  сигнал логического О. Полученный от абонента по шинам 17 ответный сигнал, говор щий о готовности абонента к приему, через блок 7vj и магистраль 6 поступает по шине 48 в блок 21, подготавлива  начало передачи данных. В блок 21 также поступает команда Передача 1 (шина 47) из блока 3 (шина 107)о По шине 135 ответный сигнал, полученный из линий св зи в блок 4, передаетс  по шинам 152 и 110 на вход блока 3 и устанавливает в 1 триггер 79 через элемент И-НЕ 81. Сигнал по шинам 111 из блока 3 поступает на вход блока 21 (шина 54) и через элемент ИЛИ 46 выдаетс  в канал ОМ (-шина 57),  вл  сь запросом на первый байт. ОМ отвечает сигналом на шине 95, который

выдаетс  из блока 3 (цшна 99) в блок 21 (шина 50), в совокупности с сигналами по шинам 47 (107), 48 и 49 (1бЗ)„ .

Блок 21 вырабатывает стробирующи сигнална шине 56, который через ма гистраль б и блок 7 передаетс  по шинам 15j и сопровождает байт информации , передаваемый из буферного регистра 2 через магистраль 6 и блок 7 по шинам 14j| в линию св зи. Эта же совокупность сигналов на шинах 47-50 используетс  дл  установки в единичное состо ние триггера 4 блока 21, вырабатывающего управл ющий сигнал по 57, который выдаетс  по шинам 12 в ОМ. Сигнал на шине 57 формируетс  либо по единичному состо нию Триггера 45, либо по сигналу в шине 54, сформированному в блоке 3.

Триггер 45 сбрасываетс  при получении из блока 3 (шина 99) сигнала по шине 50 или при выполнеШШ устройством любого вида сброса. Сообщение о выполнении устройством сбро са (шина 52) а блок 21 выдаетс  блоком 4. Блок 4 сигнал сброса вы -дает по шине 145 после формировани  его по.сигналу прекращени  передачи или общему сбросу, поступающему по шине 156 (элемент ИЛИ 130) из блока 3 (шина 164). Таким образом, передача информации в линию производитс  с максимально возможной скоростью канала ОМ, так как не требуетс  подтверждени  на получение каждого байта от линии,

Таким образом, при выводе информации блок 21 синхронизации передачи вырабатывает запросы информации в канал ОМ непосредственно по окоН чании передачи каналом предыдущего байта информации, чем обеспечивает-СИ максимально возможна  скорость считывани  информации из канала ОМ и передачи ее в линию. При этом выдача информации продолжаетс  только в течение времени, когда из канала выдаетс  сигнал ее идентификации , и не зависит от каких-либо подтверждений от линии.

Блок 20 адресации пам ти обеспечивает одновременность процедур заполнени  пам ти информацией, поступающей с линии, и освобождени  ее при передаче прин той информации в канал ОМ, что приводит к умень;шению необходимого объема пам ти и ускорению процесса передачи данны

Передача информации прекращаетс  после поступлени  от ОМ соответствующего сигнала по шине 92 в блок 3 Останов обмена сбрасывает в О триггер 77 (через элемент И-ИЛИ-НЕ 70.) , которь1й прекращает прием информации и канала-ОМ (шина 163) и посылает сигнал конца обмена в блок 2 ( нулевой уровень сигнала в шине 49 Одновременно по шине 167«этот сигнал поступает в блок 4 (шина 139) и сбрасывает сигнал ГИ-И, прекраща  управление передг чей информации из устройства в линию св зи и через магистраль 6 и блок 7 передает синал конца в шины 16 линии св зи. Передача информации может быть также прекращена по инициативе линии св зи, В этом случае сигнал конца обмена по шинам 174 через блок 7 и магистраль 6 поступает в блок 21, запреща  дальнейшую устновку , триггера 45 (нулевой уровень на шине 48), а также в блок 4 (шина 158), Блок.4 прекращает управление передачей информации в линию св зи и посылает соответствующий сигнал в блок 3 {шина 106). При получении сигнала конца обмена через элемент И-ИЛИ-НЕ 70 сбрасываетс  триггер 77 и блок 3 прекращает управл ть приемом. информации из ка.нала ОМ в устройство, ие посыла  запросов на байт по шине 11 (триггер 72 находитс  в О), и по шинам 12 посылает в ОМ сигнал конца обмена данными, перевод  в состо ние 1 триггер 66 через элемент И-НЕ 65 и выдава  сигнал 1 в шину 94 через элемент .И 68с

В режиме передачи информации ид какой-либо линии св зи в основную машину, например из первой линии св зи, по шинам 16 через блок 7 выдаётс  код команды Записать (в сопровождении соответствующих управл ющий сигналов на шинах 17 ) По.пученна  из линии св зи команда Записать заноситс  в регистр 8 дл  задани  режима работы устройства . Прием кода команды в регистр команд производитс  под управлением блока 5, При получении по шинам 137 и 141 сигналов элемент И 123 вырс1батывает сигнал на шине 142, Сброс триггера 120 - прием команды происходит после получени  сигнала по шине 139, В остальном все процедуры установлени  св зи аналогичным изложенным выше. Блок 4 по шине 157 посылает сигнал об инициализации процедуры обмена со стороны первой линии св зи в блок который, в своюочередь, по шинам 12 сообщает ОМ о поступлении по шинам 18 команды, инициирующей обмен информации (шина 160)„ Нормальное выполнение процедуры передачи данных возможно лишь при соответствии команд, поступивших с Од;ной стороны из линии св зи, с другой - из канала ОМ, Встречна  команда Читать поступает из ОМ по шинам 10 в буферный регистр 2 данных и регистр 1 команд. При этом блок 3 управл ет приёмом команды из ОМ, а блок пер-;дачей кода этой команды в шины 18 линии св зи аналогично описанному ранее. После процедуры установлени  св зи устройство переходит к передаче данных. Приемом информации из шин 18 линии св зи управл ет блок 4, а также блоки 21 и 20. Информаци  с шин 16 через магистраль б поступает в блок 19 пам ти. Запись осуществл етс  блоками. Скорость записи определ етс  скоростью поступлени  информации с шин 1& и не зависит от скорости работы канала ОМ. Пам ть необходима, чтобы избежать потерь информации в случае , если скорость канала ОМ меньше скорости, с которой поступает информаци  с линии. Скорость считывани  из блока 19 определ етс  скоростью работы канала ОМ. Считываема  информаци  поступает в буферный регистр 9 данных , а затем по шинам 13 в ОМ. Передача информации в ОМ происходит под управлением блоков 3, 21 и 20. Передача данных начинаетс  с .получени  запроса со стороны линии св зи по шинам 17 . Полученный запрос на передачу через блок 7 и магистраль б поступает по шине 137 4, который в ответ на это п редает по шине 140 через магистраль б и блок 7 по шинам 15 сигнал го товности к приему.информации. Одновременно с этим передаетс  запрос за байт информации (ишна 138). В от вет на это из линии св зи по шинам 16 через блок 7 , магистраль б про ходит байт информации в сопровождении соответствующего управл ющего сигнала на шинах 17. Этот сигнал (шина 30) поступает в блок 20, где по нему происходит выдача содекжи (Мого счетчика 23 через мультиплексор 25 на шину 36 Содержимое счетчика 23 представл ет собой адрес  чейки пам ти, по которому будет производитьс  запись байта информации , поступающего по магистрали б на вход блока 19 пам ти. Выдача адреса сопровождаетс  стробируювщм сигналом по шине 35, который поступает на управл ющий вход блока 19. Этим же сигналом по его окончании производитс  модификаци  содержимого счетчика 23 дл  получени  ад реса  чейки пам ти, в которую будет записан следующий байт. Сигналомвышине 30, кроме того (по его окончании ), производитс  и модификаци  содержимого счетчика 22 Этот счетчик необходим дл  того, чтобы при считывании информации из блока 19 всегда иметь информацию о том, произведена ли запись в блок 19. Этот же счетчик позвол ет следить за тем, чтобы не было переполнени  в блоке 19. В случае переполнени  с выхода счетчика 22 снимаетс  сигнал +15, запрещающий прием сигнала с шины 30. Так производитс  последовательный прием информации и запись в блок 19, Считыванием-информации из блока 19 в буферный регистр 9 данных управл ют блоки 21 и 20. Если содержимое счетчика 22 отлично от нул , т.е. в. блок 19 произведена запись, а также если каналом ОМ была выдана команда Читать , а из линии св зи прин та команда Записать, т.е. триггер 76 находитс  в единичном состо нии и выдает в шину 31 единичный сигнал, то при нулевом состо нии триггера 40 в блоке 21 содержимое счетчика 24 через мультиплексор 25 выдаетс  из блока 20 на второй информационный вход блока 19 в сопровождении стробирующего сигнала на шине 34 с выхода элементаИ 29. Содержимое счетчика 24 представл ет собой адрес  чейки пам ти блока 19, из которой Д6Л5ЧНО быть осуществлено считывание информации. Сигналом на 34 (по его окончании) производитс  модификаци  счетчика 24, а из содержимого счетчика 22 вычитаетс  единица. Сигнал по шине 37 подаетс  на вход блока 21 (шина 51) и устанавливает там в единичное состо ние триггер 40. -Одновременно производитс  считывание по указанному адресу байта информации из блока,19 в буферный регистр 9 данных. По единичному состо нию триггера 40, при наличин сигналов на шинах 49 и 53 и отсутствии сигнала на шине 50, устанавливаетс  в единичное состо ние триггер 45 и из блока 21 по шине 57 в шины 12 выдаетс  сигнал, сопровождающий информацию, считываемую из буферного регистра 9 данных, по шинам 13 в ОМ. Прин в байт информации, ОМ втдаeT ответный сигнал по шичам 11 в блок 3, из которого сигнал поступает в блок 21 (шина 50) и переводит в нулевое состо ние триггеры 40 и 45. Передача информации прекращаетс  после поступлени  соответствующего сигнала по шинам 17 линии св зи в блок 4 (вина 137), который прекращает управл ть приемом информации из линии св зи и посылает по шине 150 сигнал конца обмена в блок 3 (шина 106). Блок 3 через элемент И-НЕ 65 устанавливает в 1 триггер 66 и по шинам 12 передает сигнал конца обмена в ОМ (шина 93), а также через

элемент И-ИЛИ-НЕ 70 производит сброс триггера 76, нулевое состо ние которого по шине 163 передаетс  в блок 21 Сшина 49). Кроме того, с блока 4 по иине 145 приходит сигнал (через элемент ИЛИ 130, так как на выходе элемента НЕ 128 - нулевой сигнал ), поступающий на вход блока 21 по шине 52. Сигнал сбрасывает триггер 45 через элемент И-ИЛИ-НЕ 44. В блок 20 с юбщение о конце обмена передаетс  по шине 33 из блока 3 (шина 100), Этот сигнал сбрасывает счетчики 23 и 24 в исходное состо ние .

Передача может быть прекращенапо инициативе ОМ. В этом случае соответствую1ций управл ющий сигнал по шинам 11 поступает в блок 3 (ащна92 который прекращает управл ть передачей информации в кана:л ОМ, уст&навливает в состо ние 1 триггер 66, выдава  сигнал по шине 94 в ОМ,

сбрасывает триггер 76 и посылает сигнал конца обмена в блоки 21, 20 и 4. Блок 4, получив сигнал по шине 139, сбрасывает триггер 118, прекращает управление приемом информации в устройство, сбрасыва  по шине 140 сигнал, и через магистраль б и блок 7 передает сигнал конца обмена в илины 15 линии св зи.

Таким образом, устройство позвол ет производить обмен с максимально возможной скоростью канала ЭВМ путем выдачи запросов на байты инфомации в канал ЭВМ непосредственно по окончании передачи предыдущего байта информации и не зависит от каких-либо подтверждений с линий, т.е. задержки на pacпpqcтpaнeниe сигналов по лини м св зи полностью исключены. Это расшир ет область применени  устройства, позвол   его использовать в высокоскоростных системах.

Claims (4)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНЫХ МАШИН, содержащее группу блоков усилителей связи с линией, первый буферный регистр данных, информационный вход которого соединен с информационным входом первого регистра команд и информационным входом устройства, а выход черёз магистраль - с первыми информационными входами блоков усилителей связи с линией группы, первые информационные выходы которых подключены через магистраль к информационному входу второго регистра команд, приоритетные входы и выхода соответственно к группе выходов и входов регистра приоритетов, а первые управляющие входы и выходы через магистраль - соответственно к первому выходу и входу блока управления линиями связи, вторые вход и выход которого соединены соответственно с управляющим входом и выходом второго регистра команд, первые вход и выход блока управления связью с основной машиной соединены соответственно с управляющими входом и выходом устройства, вторые выход и вход - соответственно с управляющим входом и выходом первого регистра команд, третьи вход и выход - соответственно с третьими выходом и вхо дом' блока управления линиями связи, а четвертый выход - с управляющим входом первого буферного регистра данных, четвертые вход и выход блока управления линиями связи соединены соответственно с выходом и входом регистра приоритетов, а пятый выход с управляющим входом второго буферного регистра данных, выход которого является информационным выходом устройства, вторые информационные входы и выходы блоков усилителей связи с линией группы являются информационными группами входов и выходов устройства, а вторые управляющие входы и выходы блоков усилителей свя-_д ;ЗИ с линией группы являются соответ- $g ствующими управляющими группами входов и выходов устройства, о т л ич ающе е с я тем, что, с целью расширения области применения устройства, в него введены блок памяти, блок адресации памяти и блок синхро- S низации передачи, причем первый информационный вход блока памяти соеди· нен через магистраль с первыми инфор· мационныМи выходами блоков усилителей связи с линией группы, а выход с информационным входом второго буферного регистра, первые вход и выход блока синхронизации передачи подключены соответственно к первым входу и выходу блока адресации памяти, вторые вход и выход - соответственно к второму выходу блока управления линиями связи и к выходу синхронизации устройства, а третий выход через магистраль - к первым управляющим входам блоков усилителей связи линии группы, первые управляющие выходы которых соединены с вторым входом блока адресации памяти и третьим входом блока синхронизации передачи, четвертым входом подключенного к пятому выходу блока управления связью с основной машиной, пкстой выход которого соединен с третьим входом блока адресации памяти, второй и третий выходы которого подключены соответственно к управляющему и второму информационному входам блока памяти.

2. Устройство по π. 1, отличающееся тем, что блок синхронизации передачи содержит два элемента И, два элемента И-НЕ, два триггера, элемент ЙЕ, элемент И-ИЛИ-НЕ и элемент ИЛИ, причем первый вход первого элемента И соединен, с третьим входом блока, второй вход - с первым входом первого элемента И-НЕ, а выход - с первыми входами вторых элемента И и элемента И-НЕ, выход которого является третьим выходом блока, а второй.вход соединен с первым входом элемента И-ИЛИ-НЕ и через элемент НЕ с вторыми входами первого элемента И-НЕ и второго элемента И, выходом и третьим входом подключенного- соответственно к счетному входу.и нулевому выходу первого триггера, единичный вход которого соединен с вы- ходом первого элемента И-НЕ, а единичный выход - с вторым входом элемента И-ИЛИ-НЕ и первым входом эле-мента ИЛИ, выход которого является вторым выходом блока, третий и четвертый входы элемента И-ИЛИ-НЕ образуют второй вход блока, а выход соединен с нулевыми входами первого и второго триггеров, третий вход первого элемента И-НЕ соединен с единичным выходом второго триггера, нулевой выход и единичный вход которого являются соответственно первыми выходом и входом блока, второй и третий входы первого элемента И, вход элемента НЕ, четвертый вход первого элемента И-НЕ и второй вход элемента ИЛИ образуют четвёртый вход блока.

3. Устройство по π. 1, отличающееся тем, что блок адресации памяти содержит два элемента НЕ, два элемента И, три счетчика и мультиплексор, причем первый вход первого элемента И соединен с вторым входом блока, второй вход через первый элемент НЕ - с первым выходом первого счетчика, а выход - с первым управляющим входом мультиплек — сора и суммирующими входами первого и второго счетчиков, второй выход первого счечика соединен через второй элемент НЕ с первым входом второго элемента И, вторым входом соединенного с первым входом блока, а выходом - с вычитающими входами первого и третьего счетчиков, первым выходом блока и вторым управляющим входом мультиплексора, первый и второй информационные входы которого подключены соответственно к выходам второго и третьего счетчиков, а выход является третьим выходом блока, выходы первого и второго элементов И образуют второй выход блока, а третий вход второго элемента И и информационные входы второго и третьего счетчиков образуют третий вход блока.

4. Устройство по π. 1, отличающееся тем, что блок управления связью с основной машиной содержит десять триггеров, четыре элемента И, восемь элементов И-НЕ, три элемента И-ИЛИ-НЕ, пять элементов НЕ, два элемента ИЛИ и два элемента задержки, причем выход первого элемента И-НЕ соединен с первым входом первого триггера, выход которого подключен к первым входам второго триггера и первого и второго элементов И, второй вход - к выходу· второго триггера, вторым входом соединенного с выходом второго элемента И-НЕ и первыми входами третьего и четвертого триггеров, вторые входы которых подключены к третьему входу второго триггера и первым входам первого элемента ИЛИ и пятого триггера, выход которого соединен с первыми входами шестого триггера, третьего и первого элементов И-НЕ, а второй вход - с первыми входами четвертого, пятого и шестого элементов И-НЕ, вторым входом второго элемента И и выходом шестого триггера, вторым входом подключенного к выходу седьмого элемента И-НЕ, вход которого соединен с выходом первого триггера, второй вход - с вторым входом третьего элемента И-НЁ, третьим входом подключенного к выходу второго триггера, а выходом к второму входу первого элемента И-НЕ, входу первого элемента НЕ и первому входу третьего элемента И, первый вход первого элемента И-ИЛИ-НЕ соединен с первым входом второго элемента И-НЕ,\ третьим входом второго элемента И и первым входом четвертого элемента И, второй вход.которого подключен к третьему входу четвертого триггера и вторым входам шестого элемента И-НЕ и первого элемента И-ИЛИ-НЕ, третий вход которого соединен с выходом седьмого триггера, первыми входами восьмых триггера и элемента И-НЕ и входом второго элемента НЕ, а выход - с вторым входом восьмого триггера, выходом подключенного к первому входу седьмого триггера, второй вход которого соединен с выходом второ: э элемента И-ИЛИ-НЕ, первый вход которого подключен к второму входу восьмого элемента И-НЕ, к первым входам второго элемента ИЛИ и третьего элемента И-ИЛИ-НЕ и входу третьего элемента

НЕ, а второй вход - к второму входу' второго элемента ИЛИ, и входу четвертого элемента НЕ, третий вход шестого элемента И-НЕ соединен с выходом второго элемента ИЛИ, первый и второй входы.девятого триггера подключены соответственно к выходам шестого и восьмого элементов И-НЕ, ’третий вход - к выходу третьего триггера и второму входу четвертого элемента И-НЕ, а выход - к третьему входу третьего триггера и второму входу'третьего элемента И-ИЛИ-НЕ, третьим входом соединенного с входом первого элемента задержки и вторым входом второго элемента И-НЕ, выходом с четвертым выходом блока, а четвертым входом с входом второго элемента задержки, вторым выходом блока и выходом второго элемента И, ёыход и третий вход четвертого триггера подключены соответственно к первому входу и выходу десятого триггера, второй и третий входы которого соединены соответственно с выходом пятого и четвертого элементов И-НЕ, выход и второй вход первого элемента ИЛИ соединены соответственно с входом пятого элемента НЕ и выходом четвертого элемента И-НЕ,

- третьим входом подключенного к четвертому входу первого элемента И-ИЛИ-НЕ, вторые входы первого и четвертого элементов И, третьи входы первого элемента И-НЕ и второго триггера и вторые входы второго и третьего элементов И-НЕ образуют первый вход блока, первый и второй входы второго элемента ИЛИ образуют второй вход блока, третьи входы четвертого и восьмого элементов И-НЕ, четвертый вход шестого элемента· И—НЕ, третий и четвертый входы второго элемента И-ИЛИ-НЕ-и второй вход третьего элемента -И образуют третий вход блока, выходы первого, третьего и четвертого элементов И, шестого триггера и первого элемента НЕ образуют первый выход блока, выходы ^третьего и седьмого триггеров, соответствующая шина второго входа бло1ка и выходы второго элемента задержки и третьего и пятого элементов НЕ образуют третий выход блока, выходы седьмого триггера и первого элемента ИЛИ образуют шестой выход блока, выходы десятого триггера, первого элемента задержки, второго и четвертого элементов НЕ . и соответствующая шина второго входа блока образуют пятый вы-’ ход блока.