JPS63204442A - メモリ・シミユレ−シヨン機構をもつ論理シミユレ−シヨン専用プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 論理回路におけるゲートの動作をシミュレーシヨンする
論理シミュレーション専用エンジンにおいて、論理回路
を構成する評価対象メモリをメモリセルに区分して、当
該メモリセルを上記ゲートと対応づけた上で、評価対象
メモリに関する内部状態を保持するメモリ評価用メモリ
と、評価対象メモリに対するアドレス信号を発生するた
めのアドレス信号用ネット・ステータス・メモリとを用
意し、評価対象メモリと評価対象ゲートとが混在してい
る状態での論理回路を評価できる専用プロセッサが開示
されている。

〔産業上の利用分野〕

本発明は、ゲートとメモリとの混在する論理回路を評価
できるように考慮したメモリ・シミュレーション機構を
もつ論理シミュレーション専用プロセッサに関する。

〔従来の技術〕

従来ソフトウェアで行われていた論理シミュレーション
のプロセスを専用ハードウェア化スることによって、処
理速度を飛躍的に向上させた論理シミュレーション専用
エンジンが実用化されている。シミュレーション速度の
向上にともない、計算機システム全体をまるごとシミュ
レーションしたいという要求が出てきている。このよう
な大規模シミュレーションでは、対象回路内に例えば。

キャッシュメモリや主記憶回路あるいはマイクロプログ
ラム用制御記憶等のメモリを多数使用した機能が含まれ
る形となる。

しかしながら、現在発表されている上記専用エンジンで
は、メモリを専用に扱う機構を持っていないため、ゲー
トの組み合わせとしてメモリを実現してシミュレーショ
ンするか、あるいは専用エンジンと並列に接続された汎
用計算機内の主記憶上に、シミュレーション対象のメモ
リ内容を持たせるという方法がとられている。

〔発明が解決しようとする問題点〕

これら従来方式の問題点としては。

（ｉ）メモリをゲートの組み合わせとして実現しようと
すると、かなり多数のゲートとなり　（例えば１ピツ）
Ｘ６４にのＳＲＡＭを１つ実現するためには数十刃ゲー
トが必要と予想される）、計算機全体を対象にしたシス
テムシミュレーションを実行しようとした場合に、メモ
リを扱うだけで専用エンジンのシミュレーション容量の
大半をしめてしまい（最悪は容量を超えてしまい）、現
実的なシミュレーションは不可能となる。

（ｉｉ）汎用計算機の主記憶上にメモリ内容を持つ方法
では、ゲートを扱う専用エンジンが高速であれば高速で
あるほど、メモリのシミュレーションに必要とされる時
間が、シミュレーション全体の速度に対してネックとな
る。又、メモリ機能が分散している場合でも全てを汎用
計算機上で扱わなければならないため、処理が集中し、
やはり全体としての速度を落としてしまう。

このために。

（課題ａ）扱えるゲート数を犠牲にすること無く。

大容量のメモリが扱えること。

（課題ｂ　）　ｉｆｎ常のゲートと対等の速度で、シミ
ュレーションが実行できること。

（課題Ｃ）以上の機能を、ゲート専用の専用エンジンに
対して、少ないハードウェアの追加で実現できること。

などの点を解決することが必要となる。

本発明者らは２本願発明と同日に、上記論理シミュレー
ション専用エンジンについて、ゲート評価を効率よ（行
い得るゲート評価用専用プロセッサに係る特許出願を行
っている。本願における以下の説明に当たっては、当該
ゲート評価用専用プロセッサに対して、メモリ評価用の
手段を付加したものとして本願発明を説明することから
、当該ゲート評価用専用プロセッサについて概略説明し
ておくことにする。

第６図は本発明の前提としたゲート評価用専用プロセッ
サの構成を示す。図中の符号１ばネット・ステータス・
メモリ２２はニュー・イベント・バッファ、４はファン
アウト・パイプライン、５は評価パイプライン、６は評
価ゲート・バッファ。

７はプロセッサ間通信手段を表している。

令弟７図に示す如く、成る回路Ａがプロセッサｐとプロ
セッサｑとに分割されて評価されるものとし１時刻ｔに
おいてゲートｇ＋、ｇｚ＋ｇｓ、ｇａ、の値が夫々 ｇ、：Ｑ→、ｇｚ：Ｏ→１゜ ｇ３　　：　１−４Ｘ、ｇ４　：　１→０の如く変化し
たとする場合、概路次の如き処理が行われる。

第６図図示の専用プロセッサ９−ｐが第７図図示の区分
構成ｓ−ｐ内のゲートを評価するものとする。

プロセンサ間通信手段７は、自己の分担する上記区分構
成ｓ−ｐにおけるゲートに関するイベント発生に対応し
て他専用プロセッサ９−ｑにデータを転送することを可
能にする。ニュー・イベント・バッファ２は自己の分担
する上記区分構成８−ｐにおけるゲートに関する時刻ｔ
におけるイベント発生を保持する。

ファンアウト・パイプライン４は、自己の分担する上記
区分構成ａ−ｐにおけるゲートに関して接続情報を保持
し９時刻ｊ＋ｌに入力の変化するゲートを時刻ｔにおい
て先行的に読出す。評価ゲ′−ト・バッファ６は、単一
のゲートに関して複数の人力が同時に変化する際に、当
該ゲートについての情報を上記ファンアウト・パイプラ
イン４から重複して受け取ることを排除しつつ、上記フ
ァンアウト・パイプライン４からの出力情報を保持する
。

ネット・ステータス・メモリ１は、上記自己の分担する
上記区分構成ａ−ｐにおけるゲートに関して、入力値と
出力値とに対応するネット・ステータス情報を保持する
。評価パイプライン５は。

上記評価ゲート・バッファ６からの出力にもとづいて、
上記ネット・ステータス・メモリ１の内容を読出し、上
記時刻ｔ＋１におけるネット・ステータス情報を生成し
、上記プロセッサ間通信手段７および／または上記ニュ
ー・イベント・バッファ２に供給する。

即ちプロセッサ９−ｐは、自己の分担する区分構成８−
ｃｔにおける時刻ｔ＋１時点で入力の変化するゲートを
時刻ｔにおいて、上記ファンアウト・パイプライン４か
ら読出して処理し、かつその結果を他プロセツサへ転送
しおよび／または上記ニュー・イベント・バッファ２に
供給するようにしている。

〔問題点を解決するための手段〕

本発明は、上記の如〈従来論理シミュレーション専用エ
ンジンにおいてメモリをシミュレートすることができな
かった点を解決している。

第１図は本発明の原理構成図を示す。図中の符号１はネ
ット・ステータス・メモリ、２はニュー・イベント・バ
ッファ、４はファンアウト・パイプライン、５は評価パ
イプライン、６は評価ゲート・バッファ、７はプロセッ
サ間通信手段であって、これらは第６図図示のものに対
応しているりまた符号１０は評価対象メモリ内部状態保
持用メモリ、１１はアドレス信号用ネット・ステータス
・メモリ、１２は評価対象ゲートのモデル、１３は評価
対象メモリをメモリ・セルに区分した際のメモリ・セル
についてのモデルを表している。

本発明の場合には、上記第６図図示の専用プロセッサと
対応すると１次の点でメモリ・シミュレーションを可能
にするように配慮がなされている。

即ち。

（手段１）１メモリを１ゲートとして扱えるようにモデ
ル化する。

（課題ｂ）を解決するためには、メモリをゲートと同じ
ように扱えるようモデル化して、ゲートのシミュレーシ
ョンと同じメカニズムで処理する事が考えられる。上記
第６図図示の専用プロセッサでは、第１図図示の如く、
１個のゲートを４入力１出力の論理回路（モデル１２）
としてモデル化している。この点に着目して、メモリの
基本単位を１ビット幅のメモリセルとしかつ、アト“レ
ス（ＡＤＲ３）とデータ入力（ＤＩ）とライトエネーブ
ル（ＷＥ）とチップセレクト（Ｃ３）とを上記１個のゲ
ートと対応する形の４入力１出力の回路（モデル１３）
としてモデル化している。これにより、メモリとしてこ
の４人力にどんな値を入れたら、どんな出力がでてくる
かを評価する部分（メモリ評価部）さえゲートの評価部
分と同じ速度で動作するように実現できれば、それ以外
は通常のゲートのシミュレーションとして扱えるので。

速度的に満足できるものとなる。

（手段２）メモリ評価部の実現 上記（手段１）を得るようにするためには、メモリ３・
７価部の実現が必須である。当該メモリ評価部の実現手
段として３次の特徴をもつようにしている。

（Ａ）ＡＤＲ５信号用信号用ＮＳ子ドレス信号用ネット
・ステータス・メモリ）１１を用いる。

メモリセルを上記（手段１）で述べたようにモデル化し
た場合におけるゲートとの大きな差異は。

アドレス信号が１個の信号でなく複数個の信号線によっ
て与えられる点である。この個数は扱うメモリモデルの
容量制限をいくつにするかで決定すべきであるが、以下
１６個の信号線（容量制限６４にアドレス）を用いるも
のとして説明する。

ゲートと同じ速度で評価を行う為には、アドレス１３号
の値を知るために、１６個の信号を同時に供給しなくて
はならない。そのためには、アドレス信号を構成する１
６個の各信号に対して全信号の状態を記憶しておくネッ
ト・ステータス・メモリを用意することが考えられるが
、ハードウェア規模が太き（なる。このため、当該ネッ
ト・ステータス・メモリのアドレスを１７１６にしたメ
モリを１６個用いて、アドレス信号用ネット・ステータ
ス・メモリ１１をもうける。すなわち、ネット・ステー
タス・メモリのアドレスが６４に存在するものとするな
らば、４にのメモリを１６個用いて、外からは６４にア
ドレスの通常のネット・ステータス・メモリとしてアク
セスすることも、また連続した１６アドレスを同時に読
み出すこともできるようにする。このようなハードウェ
ア構成を用いて、ソフトウェア的にアドレス信号を構成
する１６個の信号を、先頭番号が１６の倍数のアドレス
となるように連続した１６アドレスを割りつけ得るよう
にする。

（Ｂ）メモリ内部状態を保持するメモリ１０を設ける。

通常のゲートの場合には、そのゲート１個に対応する内
部状態変数（出力値）を１つ持つものとして値をネット
・ステータス・メモリ上に保持している。これに対し、
メモリセルの場合には、１個に対して持つ内部状態変数
がアドレス数だけ存在するため、それらの値をネット・
ステータス・メモリ上に持とうとすると、メモリ容量が
当該メモリのためのネット・ステータス・メモリによっ
て大きく占有されてしまうし、また扱うことのできるゲ
ートの数が制限されてしまう。

そこで、上記ネット・ステータス・メモリとは別に、シ
ミュレーション対象回路内のメモリの内部状態を保持す
る大容量のメモリを用意する。即ち、第１図図示の如く
評価対象メモリ内部状態保持用メモリ１０を用意する。

そして、当該メモリ１０の内部を大きなメモリ　（・・
・本システム内の実在するメモリ）を用意して、それを
分割して各メモリセルに割り当てて使用するようにする
。そしてメモリセルの出力（ＤＯ）のイ直はネット・ス
テータス・メモリ１に持たせるようにしている。

アドレス信号用ネット・ステータス・メモリから読み出
された値と、上記メモリモデルに各メモリセルが割り当
てられている先頭アドレス（ヘース・アドレス）から、
当該メモリ１０の実アドレスを求めてアクセスが行われ
る。

（手段３）ゲート専用プロセッサのハードウェアを流用
する。

上記（手段１）を採用したことにより、メモリ評価部以
外の部分く例えばファンアウト展開パイプライン、プロ
セッサ間の通信機能、ファンイン検索機能、その他バッ
ファ等）は、ゲート専用プロセッサの機能を用いること
で足りることになる。

そこで上記（課題Ｃ）を解決するために、新たにメモリ
専用プロセッサを最初から作ることはせず、既存のゲー
ト専用プロセッサの評価パイプライン中のゲート評価部
と並行して５メモリ評価部を付加することで実現するよ
うにしている。

これにより評価の対象のデータがメモリであれば、メモ
リ評価部を通過してパイプラインが動作し、データがゲ
ートであれば１通常のゲート評価部を通過するようにな
り、１つのプロセッサでメモリとゲートとのそれぞれの
シミュレーションを行うことが可能になる。

〔作用〕

まずゲート評価の場合について述べる。

ファンアウト・パイプライン４と評価パイプライン５と
の間に評価ゲート・バッファ（ＥＧＢ）６を置いて両パ
イプラインを分断し、評価パイプライン５が時刻ｔにお
いて時刻ｔに入口の変化したゲートを評価している間に
、ファンアウト・パイプライン４では時刻ｔ＋１で入力
が変化するゲート、即ち１時刻ｔ＋１に出力の変化する
ゲートのファンアウトを求めるようにする。これにより
。

時刻ｔ＋１となった時には、その時評価すべきゲートを
すでに全て評価ゲート・バッファ（ＥＣＢ）６に集結さ
せておくことができるので入口変化の重複したゲートの
評価をただ１回に絞ることができる。また、評価ゲート
を外部への通信の必要なもの（境界ゲートという）と内
部で閉じているもの（内部ゲートという）とに分類して
格納し。

外部通信の発止するゲートから先に評価して通信要求を
その時刻の冒頭ですべて洗い出し、後の内部で閉じてい
るゲートの評価と通信処理とを並行させるようにする。

上記の如くゲートに対するシミュレーションが行われる
が、評価対象メモリをシミュレーションする場合には、
第１図図示の如くメモリ・セル・モデル１３を用意する
。即ち評価対象メモリを図示の如くメモリ・セル・モデ
ル１３の集合として把握するようにし１個々のメモリ・
セル・モデル１３の出力値Ｄｏは、ゲート・モデル１２
の場合と同様に、ネット・ステータス・メモリ１に格納
させておく。そして、評価対象メモリの内部状態を５評
価対象メモリ内部状態保持用メモリ１０がら続出して利
用するようにする。また、当該メモリＩＯをアクセスす
るためのアドレス信号の値については、アドレス信号用
ネット・ステータス・メモリ１１から読出して利用する
ようにされる。

〔実施例〕

第２図はアドレス信号用ネット・ステータス・メモリの
一実施例構成を示している。

上記〔問題点を解決するための手段〕の欄において述べ
た如く、アドレス信号用ネット・ステータス・メモリ１
１が用いられる。第２図図示の場合には８にのメモリ・
チップを図示１４−Ｏないし１４−１５の如く、１６個
用いた場合を示している。

与えられたアドレスの下位４ビツトについてデコーダ１
５が解読し、メモリ・チップ１４−０ないし１４−１５
から、１チツプにつき１ビツト分の出力ＤＯが読出され
、マルチプレクサ１６を介して出ノｊされる。これはあ
くまでアドレス信号用ネット・ステータス・メモリをゲ
ート用ネ・ノド・ステータス・メモリと同じように見せ
かけるだめの出力であり、メモリの評価には用いられな
い。

また第２図図示の「１６アドレス連続同時読出し用出力
」が第１図図示の個々のメモリ・セル・モデル１３のア
ドレスＡＤＲ３として、評価対象メモリ内部状態保持用
メモリ１０をアクセスするために利用される。

第３図は評価対象メモリ内部状態保持用メモリ１０に対
するアクセスの態様を示している。

図中のメモリ１０は第１図図示の評価対象メモリ内部状
態保持用メモリ１０であり、メモリ１０上に、第１図図
示のメモリ・セル・モデル１３に対応する内部状態が格
納されており、アドレス信号用ネット・ステータス・メ
モリ１１から読出されたアドレス値ＡＤＲ３と、メモリ
１０内に各メモリ・セルが割り当てられている先頭アド
レス（ベース・アドレス）とから、メモリ１０上の実ア
ドレスを求めてアクセスが行われる。

第４図は本発明の一実施例構成を示し１図中の符号、　
２．　４．　５．　６．　７．　１０．　１１は夫々第
１図に対応している。

以下第７図に示す区分構成８−ｐに関して、専用プロセ
ッサ９−ｐが動作するものとして説明するが、メモリを
シミュレートする場合も、第７図図示のゲートｇに対応
するメモリ・セルが存在するものと考えれば定まるので
、メモリ・セルの場合の説明は省略する。

以下第７図に示す如き回路に対してプロセッサｐとして
動作を説明する。

時刻ｔ−１において、同時刻に入力の変化したゲートが
評価パイプライン５で評価されている。

その結果１時刻ｔに ｇｌ　：０→、ｇｚ：０→、ｇ：＋　　：　１→Ｘ。

ｇ４　：１→０ と変化するこ゛とが次々と判る。それはニュー・イベン
ト・バッファ　（ＮＥＢ）２に格納されると同時にファ
ンアウト・パイプライン４も駆動して時刻ｔに入力の変
化するゲートを取出して、評価ゲート・バッファ（ＥＧ
Ｂ）６に登録する。

０．０．Ｑの順でデータがバッファメモリ６に送り込ま
れる。但し、０のように丸印で囲っているものは２重登
録防止により、バッファメモリ６に取り込まれない。全
ての専用プロセッサ　。

の評価パイプライン５の処理を終了し、１ｆｆｌ信も終
了した時２時刻がｔとなる。この時、ファンアウト・パ
イプライン４はまだ動作していてもかまわない。時刻ｔ
になると、ネット・ステータス・メモリ１がニュー・イ
ベント・バッファ（ＮＥＢ）２によって更新される。こ
の時、もし、ゲートｇ＋ないしｇ４のいずれかに、イベ
ント観測用のフラグが立っている時には、　（＋）ゲー
ト番号。

（ｉｉ）プロセッサ番号ｐ　（自分のプロセッサ番号）
、（ｉｉｉ）観測用のフラグＯＮ　、　　（ｉｖ　）新
しい値と古い値が夫々ニュー・イベント・バッファ（Ｎ
ＥＢ）２からプロセッサ外部へ通（Ｓされ、イベント観
測用プロセッサに転送される。あるゲートのイベント用
の観測フラグは評価パイプライン５がローカルに保持し
ている。即ち、ゲートｇ＋〜ｇ４がそれぞれ ０→、０→１，１→Ｘ、１→０と 更新される。なおバッファメモリ６として交替バッファ
形式を採用し、以下交替バッファ６〜０と６−１とが存
在するものとして説明する。更新が終了してファンアウ
トが　終了したとき、他の専用プロセッサに関係なく　
　　（即ち、バッファメモリ６−１にｇｓ＋　　ｇｂ、
　　　ｇ７−　　ｇｓが登録されたとき）、バッファメ
モリ６−０と６−１とがスイッチし、バッファメモリ６
−１は評価パイプライン５にｇｓ＋　　ｇａ＋　　ｇ？
＋　　ｇ８を送り込む。

後で述べるように、評価ゲート・バッファ６に登録され
たゲートは、ゲート番号プロセッサ番号。

通信モードをもっている。通信モードは、内部ゲートか
境界ゲートか内部＆境界ゲートを表し、境界ゲートのモ
ートが有効な時に限って、プロセッサ番号は転送先プロ
セッサ番号を表している。今の例では、ゲー）ｇｓない
しｇ、は全で内部ゲートであり、境界ゲートについての
先行処理は発生しない。

評価において。

ｇｓ　　：　０＝１９ｇｂ　　：　Ｏ→Ｘが時ｔ＋Ｊ　
ｔ　＋　１に生じることがわかり、ニュー・イベント・
バッファ　（ＮＥＢ）２に登録すると同時に、ファンア
ウト・パイプライン４を動かしバッファメモリ６−０に
ｇ、を登録する。この時。

ゲートｇｑについての通信モードは内部＆境界ゲートで
、プロセッサ番号はｑとなる。もし、転送先プロセッサ
が２つ以上ｑ＋、ｑｚ、・・・、ｑｏとなっている時に
は、ゲートｇｑはファンアウト・パイプライン４から１
回放出される。１回目のみ。

内部＆境界ゲートのモードでプロセッサ番号はｑｌ、２
回目以降は境界ゲートのモードで２プロセッサ番号はｑ
ｔ　　（ｉ＝２．・・・＋　　ｎ）となる。

２重登録防止機構は、ゲートｑｌ用のものが登録された
時にはゲー）ｑｚ〜ｑｎ用も登録され。

ゲートｑ、が２重登録で排除された時には、ゲートｑｚ
ないしｑｎ用も同しく排除される。

全プロセッサの評価及び通信が終了すると１時刻がｔ＋
１となり１ｇｓ　　：　Ｏ−１，ｇｂ　　：　Ｏ＝Ｘと
更新される。更新およびファンアウトが終了後。

バッファメモリ６−〇と６−１とがスイッチし。

ｇ、が評価パイプライン５に放出される。これは内部＆
境界ゲートのモードであるためであり、もしも、内部ゲ
ートのゲートがその他多数評価ゲート・バッファ６に登
録されていても７ｇ、が先行して取り出され処理される
。ｇｑ：０−１と判ると、評価パイプライン５がそれを
ニュー・イベント・バッファ２に登録し、ファンアウト
・パイプライン４にリクエストすると同時に、外部へも
通信する。もし、境界ゲートのモードならば、外部通信
のみが発生する。

同様に、もしプロセッサｐに対する通信が存在すると、
データは評価パイプライン５がニュー・イベント・バッ
ファ（ＮＥＢ）２に登録しない時。

即ち内部ゲート又は内部＆境界ゲートのモードでイベン
トが発生する以外の時、ニュー・イヘント・バッファ（
ＮＥＢ）２に登録され、ファンアウト取出しをリクエス
トする。

第５図は本発明における処理がパイプライン処理によっ
て行われることを示す要部説明図であり。

図中の符号１，１１，１０．５は第４図に対応し。

１７はセレクタ、１８はマルチプレクサ、１９は評価処
理部、２０は比較処理部、２１は出力セレクタを表して
いる。

第５図図示のＴ、、　Ｔ２．　Ｔ３．　’ｒ４．　’ｒ
、は、パイプラインのステップを表している。ただ第５
図においては１図を描く上での困難性のために、ステッ
プＴ２が上下−線上に描かれていないが、本来上下−線
上にあるべきである。

ネット・ステータス・メモリｌからの指示にもとづいて
、ステップＴ、においてアドレス信号用ネット・ステー
タス・メモリ１１力くアクセスされる。そして、ステッ
プＴ２において、評価対象メモリ内部状態保持用メモリ
１０がアクセスされる。

更にステップＴ３において評価処理部１９によって、メ
モリ・セルについての評価が行われ、ステップＴ４にお
いて、評価結果値（ＮＥＷ−Ｄｏ）と元の評価値（ＯＬ
Ｄ−Ｄｏ）とが比較処理部２０によって比較される。変
化があれば第４図図示のニュー・イベント・バッファ２
に記述される。

〔発明の効果〕

本発明によれば。

（ｉ）ゲートに対するシミュレーションの機能（シミュ
レートできる容Ｎ）を犠牲にすることなく、大規模なメ
モリをシミュレートすることができ。

（１１）ゲートをシミュレーションする場合と同じ速度
でメモリをシミュレートすることができ。

（ｉｉｉ　）ゲートをシミュレーションする専用プロセ
ッサに対して、比較的少ないハードウェアの追加だけで
、メモリをシミュレートでき、かつゲートをシミュレー
トする機能が失われることがない。

本発明者らの実現装置によれば、ｌプロセッサ当たり４
Ｍビットのメモリを取り扱うことができ。

処理速度はｌゲートあるいは１メモリ・セル当たり約１
００　ｎ５ｅｃであり、ハードウェア量の増加は約２０
％増にとどまった。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図はアドレス信号用
ネット・ステータス・メモリの一実施例構成、第３図は
評価対象メモリ内部状態保持用メモリをアクセスする態
様、第４図は本発明の一実施例構成、第５図はパイプラ
イン処理を説明するための説明図、第６図および第７図
は本発明の前提とした問題を説明する説明図を示す。 図中、１はネット・ステータス・メモリ、２はニュー・
イベント・バッファ、４はファンアウト・パイプライン
、５は評価パイプライン、６は評価ゲート・バッファ、
７はプロセッサ間通信手段。 ８は区分構成、９は専用プロセッサ、１０は評価対象メ
モリ内部状態保持用メモリ、１１はアドレス信号用ネッ
ト・ステータス・メモリを表している。

Claims (2)

【特許請求の範囲】
1. （１）論理処理が行われる構成について当該構成を複数
   個に区分し、当該区分された各区分構成（８−ｐ、８−
   ｑ）における論理処理を夫々１対１対応の専用プロセッ
   サ（９−ｐ、９−ｑ）によって評価処理する論理シミュ
   レーション専用エンジンにおいて、 上記夫々の専用プロセッサ（９−ｐ）が、 自己の分担する上記区分構成（８−ｐ）における論理単
   位（ｇ）に関するイベント発生に対応して他専用プロセ
   ッサ（９−ｑ）にデータを転送することを可能にするプ
   ロセッサ間通信手段（７）と、 自己の分担する上記区分構成（８−ｐ）における論理単
   位（ｇ）に関する時刻ｔにおけるイベント発生を保持す
   るニュー・イベント・バッファ（２）と、 自己の分担する上記区分構成（８−ｐ）における論理単
   位（ｇ）に関して接続情報を保持し、時刻ｔ＋１に入力
   の変化する論理準位（ｇ）を時刻ｔにおいて先行的に読
   出すファンアウト・パイプライン（４）と、 単一の論理単位（ｇ）に関して複数の入力が同時に変化
   する際に、当該論理単位（ｇ）についての情報を上記フ
   ァンアウト・パイプライン（４）から重複して受け取る
   ことを排除しつつ、上記ファンアウト・パイプライン（
   ４）からの出力情報を保持する評価ゲート・バッファ（
   ６）と、上記自己の分担する上記区分構成（８−ｐ）に
   おける論理単位（ｇ）に関して、入力値と出力値とに対
   応するネット・ステータス情報を保持するネット・ステ
   ータス・メモリ（１）と、 上記評価ゲート・バッファ（６）からの出力にもとづい
   て、上記ネット・ステータス・メモリ（１）の内容を読
   出し、上記時刻ｔ＋１におけるネット・ステータスの変
   化情報を生成し、上記プロセッサ間通信手段（７）およ
   び／または上記ニュー・イベント・バッファ（２）に供
   給する評価パイプライン（５）と、 をそなえると共に、 上記論理単位を構成する評価対象メモリをメモリセルに
   区分し、当該メモリセルを４入力１出力の評価対象ゲー
   トと対応づけた上で、 上記ネット・ステータス・メモリ（１）が上記メモリセ
   ルの出力値を含めてネット・ステータス情報を保持し、
   かつ 上記評価対象メモリに関する内部状態を保持する評価対
   象メモリ内部状態保持用メモリ（１０）と、上記評価対
   象メモリに対するアドレス信号を発生するためのアドレ
   ス信号用ネット・ステータス・メモリ（１１）と、 をそなえ、上記論理単位を構成する評価対象ゲートと上
   記評価対象メモリとを夫々評価するようにした ことを特徴とするメモリ・シミュレーション機構をもつ
   論理シミュレーション専用プロセッサ。
2. （２）論理処理が行われる構成について当該構成を複数
   個に区分し、当該区分された各区分構成（８−ｐ、８−
   ｑ）における論理処理を夫々１対１対応の専用プロセッ
   サ（９−ｐ、９−ｑ）によって評価処理する論理シミュ
   レーション専用エンジンにおいて、 上記夫々の専用プロセッサ（９−ｐ）が、 自己の分担する上記区分構成（８−ｐ）における論理単
   位（ｇ）に関するイベント発生に対応して他専用プロセ
   ッサ（９−ｑ）にデータを転送することを可能にするプ
   ロセッサ間通信手段（７）と、 自己の分担する上記区分構成（８−ｐ）における論理単
   位（ｇ）に関する時刻ｔにおけるイベント発生を保持す
   るニュー・イベント・バッファ（２）と、 自己の分担する上記区分構成（８−ｐ）における論理単
   位（ｇ）に関して接続情報を保持し、時刻ｔ＋１に入力
   の変化する論理単位（ｇ）を時刻ｔにおいて先行的に読
   出すファンアウト・パイプライン（４）と、 上記論理単位（ｇ）についての情報を上記ファンアウト
   ・パイプライン（４）から受け取りかつ境界ゲートおよ
   び内部＆境界ゲートに関する情報を内部ゲートに先立っ
   て出力する評価ゲート・バッファ（６）と、 上記自己の分担する上記区分構成（８−ｐ）における論
   理単位（ｇ）に関して、入力値と出力値とに対応するネ
   ット・ステータス情報を保持するネット・ステータス・
   メモリ（１）と、 上記評価ゲート・バッファ（６）からの出力にもとづい
   て、上記ネット・ステータス・メモリ（１）の内容を読
   出し、上記時刻ｔ＋１におけるネット・ステータスの変
   化情報を生成し、上記プロセッサ間通信手段（７）およ
   び／または上記ニュー・イベント・バッファ（２）に供
   給する評価パイプライン（５）と、 をそなえると共に、 上記論理単位を構成する評価対象メモリをメモリセルに
   区分し、当該メモリセルを４入力１出力の評価対象ゲー
   トと対応づけた上で、 上記ネット・ステータス・メモリ（１）が上記メモリセ
   ルの出力値を含めてネット・ステータス情報を保持し、
   かつ 上記評価対象メモリに関する内部状態を保持する評価対
   象メモリ内部状態保持用メモリ（１０）と、上記評価対
   象メモリに対するアドレス信号を発生するためのアドレ
   ス信号用ネット・ステータス・メモリ（１１）と、 をそなえ、上記論理単位を構成する評価対象ゲートと上
   記評価対象メモリとを夫々評価するようにした ことを特徴とするメモリ・シミュレーション機構をもつ
   論理シミュレーション専用プロセッサ。