JPS63201843A - Performance measuring instrument - Google Patents
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- JPS63201843A JPS63201843A JP62035149A JP3514987A JPS63201843A JP S63201843 A JPS63201843 A JP S63201843A JP 62035149 A JP62035149 A JP 62035149A JP 3514987 A JP3514987 A JP 3514987A JP S63201843 A JPS63201843 A JP S63201843A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
情報処理装置の性能測定装置において、簡単な構造で連
続的に測定するために、カウンタを2組設けることによ
り、交互に動作させ、停止中のカウンタよりデータをリ
ードするようにしたものである。[Detailed Description of the Invention] [Summary] In a performance measuring device for an information processing device, two sets of counters are provided in order to perform continuous measurement with a simple structure, so that the counters are operated alternately and the data is collected from the stopped counters. It was designed to lead the way.
本発明は、情報処理装置の性能測定装置、特にカウンタ
を用いた測定装置に関する。The present invention relates to a performance measuring device for an information processing device, and particularly to a measuring device using a counter.
情報処理装置の性能としては、ソフトウェアの実行時間
やバスのビジィ率などがある。特にバスには多数のアタ
ッチメントが接続されており、一時的に1つのアタッチ
メントがハスを長く使用する場合もあるので、性能に大
きく影響している。Performance of an information processing device includes software execution time and bus busy rate. In particular, a large number of attachments are connected to the bus, and one attachment may temporarily use the bus for a long time, which greatly affects performance.
このため一定間隔でデータを収集し、分析する方法が必
要とされている。Therefore, a method is needed to collect and analyze data at regular intervals.
従来の情報処理装置の性能測定方式としては、カウンタ
のみを用いたものや、カウンタとバッファを設けたもの
などがある。Conventional performance measurement methods for information processing devices include methods using only a counter and methods using a counter and a buffer.
前者の方式は、第3図のようにカウンタ4が情報処理装
置1からの信号をカウントし、一定時間後にカウンタ4
を停止させ、マイクロコンピュータ2がデータを収集す
ると言うものである。In the former method, the counter 4 counts the signals from the information processing device 1 as shown in FIG.
, and the microcomputer 2 collects data.
また、後者の方式は、第4図のようにカウンタ4が一定
時間力つンタし、データがバッファ6ヘコピーされ、マ
イクロコンピュータがバッファ6のデータを収集すると
言うものである。In the latter method, as shown in FIG. 4, the counter 4 is held for a certain period of time, the data is copied to the buffer 6, and the microcomputer collects the data in the buffer 6.
第3図の方式はデータ収集の間カウンタが停止している
ので、その間は性能測定が行えない。また、第4図の方
式では、カウンタに複数チャネルを有するLSIを使用
した時には、パッファヘコピーする制御回路が複雑にな
るといった問題を生じていた。In the method shown in FIG. 3, the counter is stopped during data collection, so performance cannot be measured during that time. Further, in the method shown in FIG. 4, when an LSI having a plurality of channels is used for the counter, a problem arises in that the control circuit for copying to the puffer becomes complicated.
本発明は、この点に鑑みて創作されたものであって、簡
単な構成で以て測定を停止することなく情報処理装置の
性能を測定できるようになった性能測定装置を提供する
ことを目的としている。The present invention was created in view of this point, and an object of the present invention is to provide a performance measuring device that has a simple configuration and can measure the performance of an information processing device without stopping measurement. It is said that
第1図は本発明の性能測定装置の原理図である。 FIG. 1 is a diagram showing the principle of the performance measuring device of the present invention.
第1図(a)において、1は性能測定の対象となる情報
処理装置、2はデータの収集や分析を行うマイクロコン
ピュータ、3はカウンタを切替える切替制御部、4Aと
4Bは複数のチャネルを有するカウンタLSI、5はマ
イクロコンピュータ2がデータ・リードを終えたかどう
かを判別するためのリード完了フラグである。In FIG. 1(a), 1 is an information processing device whose performance is to be measured, 2 is a microcomputer that collects and analyzes data, 3 is a switching control unit that switches counters, and 4A and 4B have multiple channels. Counter LSI 5 is a read completion flag for determining whether the microcomputer 2 has finished reading data.
第1図(blは本発明の詳細な説明するための図である
。本発明では、2組のカウンタ4A、4Bが交互にカウ
ント動作を行い、停止中のカウンタのデータをマイクロ
コンピュータ2がリードし、リード完了すると、リード
完了フラグ5をセットする。一定時間間隔で切替制御部
3が情報処理装置1からの信号を切替えて、常にどちら
かのカウンタが動作するようにしている。FIG. 1 (bl is a diagram for explaining the present invention in detail. In the present invention, two sets of counters 4A and 4B perform counting operations alternately, and the microcomputer 2 reads the data of the stopped counters. When the read is completed, the read completion flag 5 is set.The switching control unit 3 switches the signal from the information processing device 1 at regular time intervals so that one of the counters always operates.
第2図は情報処理装置のバス・ビジィ率を測定する一実
施例のブロック図である。同図において、7は信号変換
部を示す。なお、第1図と同一符号は同一物を示す。図
示の例では、カウンタ4Aと4Bは、それぞれ6チヤネ
ルのカウンタを有して−いる。FIG. 2 is a block diagram of an embodiment for measuring the bus busy rate of an information processing device. In the figure, 7 indicates a signal conversion section. Note that the same reference numerals as in FIG. 1 indicate the same parts. In the illustrated example, counters 4A and 4B each have six channels of counters.
情報処理装置1のハスに接続された信号変換部7によっ
て、パスに接続されているアクソチメントのビジィ信号
が生成される。アクソチメントとは、例えば共通バスに
接続されているディスク装置や回線アダプタ、メモリな
どを意味している。The signal converter 7 connected to the path of the information processing device 1 generates a busy signal for the axotiment connected to the path. Accommodations refer to, for example, disk devices, line adapters, memory, etc. that are connected to a common bus.
このビジイイ言号がクロックとANDされ、カウンタの
チャネルへのビジィ・クロック信号となる。This busy word is ANDed with the clock and becomes the busy clock signal to the counter's channel.
切替制御部3にてこの信号をカウンタ4A又は4Bのど
ちらかへ供給する。The switching control section 3 supplies this signal to either the counter 4A or 4B.
次にこの切替動作について説明する。カウンタ4Aのチ
ャネルch6へは常にクロックが供給され、一定時間ご
とにタイマ通知パルスを発生している。この時間はマイ
クロコンピュータ2によって設定される。第1図(0)
に示すように、スタートよりカウンタ4Aが動作し、一
定時間後にタイマ通知パルスによってビジィ・クロック
が切替えられてカウンタ4Aが停止し、カウンタ4Bが
動作する。そして、マイクロコンピュータ2が停止中の
カウンタ4Aのチャネルchl〜ch5のデータをリー
ドする。次に、また一定時間後にタイマ通知パルスでカ
ウンタを切替える。これをくり返して交互にカウンタを
動作させている。Next, this switching operation will be explained. A clock is always supplied to channel ch6 of the counter 4A, and a timer notification pulse is generated at regular intervals. This time is set by the microcomputer 2. Figure 1 (0)
As shown in FIG. 2, the counter 4A operates from the start, and after a certain period of time, the busy clock is switched by the timer notification pulse, the counter 4A stops, and the counter 4B starts operating. Then, the microcomputer 2 reads the data of channels ch1 to ch5 of the stopped counter 4A. Next, after a certain period of time, the counter is switched again using a timer notification pulse. This is repeated to operate the counter alternately.
この時、一定時間が短いとマイクロコンピュータ2のデ
ータ・リード中にカウンタが切替えられる可能性がある
ため、データ・リード完了後にリード完了フラグ5をセ
ットしている。切替制御部3は、このフラグ5がセット
されていないのにタイマ通知パルスが発生した場合には
、マイクロコンピュータ2ヘエラー通知を発生する。こ
のフラグ5は切替時にクリアされる。At this time, if the predetermined time is short, there is a possibility that the counter may be switched while the microcomputer 2 is reading data, so the read completion flag 5 is set after the data reading is completed. If the timer notification pulse is generated even though the flag 5 is not set, the switching control unit 3 issues an error notification to the microcomputer 2. This flag 5 is cleared at the time of switching.
以上の説明から明らかなように、本発明によれば、常に
どちらかのカウンタが動作しているので、測定が停止す
ることがなく、また、カウンタに複数チャネルを有する
LSIを用いれば構造も簡単なものとなる。As is clear from the above description, according to the present invention, one of the counters is always operating, so the measurement never stops, and the structure can be simplified by using an LSI having multiple channels for the counter. Become something.
第1図は本発明の原理図、第2図は本発明の一実施例を
示すブロック図、第3図と第4図は従来例のブロック図
である。
1・・・情報処理装置、2・・・マイクロコンピュータ
、3・・・切替制御部、4Aと4B・・・カウンタ、5
・・・リード完了フラグ、6・・・バッファ、7・・・
信号変換部。FIG. 1 is a principle diagram of the present invention, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIGS. 3 and 4 are block diagrams of a conventional example. DESCRIPTION OF SYMBOLS 1... Information processing device, 2... Microcomputer, 3... Switching control part, 4A and 4B... Counter, 5
...Read completion flag, 6...Buffer, 7...
Signal converter.
Claims (1)
測定データをマイクロコンピュータ(2)にて一定時間
間隔で収集する性能測定装置において、複数のチャネル
(ch1、ch2、・・・)を有する2組のカウンタ(
4A、4B)と、 カウンタの切替制御部(3)と、 リード完了フラグ(5)と を設け、 一方のカウンタ(4A又は4B)でカウント動作を行い
、他方の停止しているカウンタ(4B又は4A)からマ
イクロコンピュータ(2)が測定データを収集し、リー
ド完了フラグ(5)のアクセスを行い、切替制御部(3
)にて一定時間間隔でカウンタ(4A、4B)を切替え
、交互にカウンタ(4A、4B)を動作させる ことを特徴とする性能測定装置。[Claims] Measuring the performance of the information processing device (1) using a counter,
In a performance measuring device that collects measurement data at fixed time intervals using a microcomputer (2), two sets of counters (
4A, 4B), a counter switching control section (3), and a read completion flag (5), one counter (4A or 4B) performs a counting operation, and the other counter (4B or 4B) that is stopped performs a counting operation. The microcomputer (2) collects measurement data from the read completion flag (5) from the switching control unit (3A), and accesses the read completion flag (5).
) A performance measuring device characterized in that the counters (4A, 4B) are switched at fixed time intervals and the counters (4A, 4B) are operated alternately.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62035149A JPS63201843A (en) | 1987-02-18 | 1987-02-18 | Performance measuring instrument |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62035149A JPS63201843A (en) | 1987-02-18 | 1987-02-18 | Performance measuring instrument |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63201843A true JPS63201843A (en) | 1988-08-19 |
Family
ID=12433843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62035149A Pending JPS63201843A (en) | 1987-02-18 | 1987-02-18 | Performance measuring instrument |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63201843A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009009185A (en) * | 2007-06-26 | 2009-01-15 | Fujitsu Ltd | Processor |
-
1987
- 1987-02-18 JP JP62035149A patent/JPS63201843A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009009185A (en) * | 2007-06-26 | 2009-01-15 | Fujitsu Ltd | Processor |
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