JPH02308345A - Data gathering method for terminal equipment - Google Patents
Data gathering method for terminal equipmentInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は比較的小規模な端末装置におけるデータ収集方
法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data collection method in a relatively small-scale terminal device.
従来のデータ収集方法としては、特開昭５７−４３２４
５号公報に開示されているようにデータ収集用のフレキ
シブルディスク装置を内蔵したり、特開昭５９−７７５
５３号公報や特開昭５９−１７３８４号公報に開示され
ているようにトレースメモリを端末装置本体に内蔵した
ものが知られている。As a conventional data collection method, Japanese Patent Application Laid-Open No. 57-4324
As disclosed in Japanese Patent Publication No. 59-775, it incorporates a flexible disk device for data collection, and
As disclosed in Japanese Patent Laid-open No. 53 and Japanese Patent Application Laid-open No. 17384/1984, there are known devices in which a trace memory is built into the main body of a terminal device.
上記の従来技術においては、端末装置が小型に形成され
ている場合、データ収集用のハード量が大きくなり、そ
の実装が困難になるという問題点があ条。The problem with the above-mentioned conventional technology is that when the terminal device is formed in a small size, the amount of hardware for data collection becomes large, making it difficult to implement it.
本発明の目的は、端末装置に内蔵するハード量を少なく
することにより、小型の端末装置に容易に適用すること
が可能で、かつ複数のＩ／Ｏ制御回路のうち指定された
Ｉ／Ｏ制御回路が取り扱うデータを容易に収集すること
が可能で、さらには障害が発生した場合のデータを効率
よく収集することが可能なデータ収集装置を提供するこ
とにある。An object of the present invention is to reduce the amount of hardware built into the terminal device so that it can be easily applied to a small terminal device, and to control specified I/O from among a plurality of I/O control circuits. It is an object of the present invention to provide a data collection device that can easily collect data handled by a circuit, and can also efficiently collect data when a failure occurs.
本発明の端末装置におけるデータ収集方法は、マイクロ
プロセッサと、Ｉ／Ｏ制御回路と、ＤＭＡ５１８回路と
、メモリと、データバスとを含んで構成される端末装置
に適用されるものであり、特に上記Ｉ／Ｏ制御回路とメ
モリに入出力されるデータを端末装置の外部に取り出し
てトレースメモリに記憶することを特徴としている。The data collection method in a terminal device of the present invention is applied to a terminal device including a microprocessor, an I/O control circuit, a DMA518 circuit, a memory, and a data bus, and is particularly applicable to the above-mentioned data collection method. The feature is that the data input/output to the I/O control circuit and memory is taken out of the terminal device and stored in the trace memory.
また、上記Ｉ／Ｏ制御回路が端末装置に複数個設けられ
ている場合には、複数個のＩ／Ｏ制御回路のうちの１つ
のＩ／Ｏ制御回路を指定し、指定された１つのＩ／Ｏ制
御回路を介して入出力されるデータだけを収集するよう
にしてもよい。In addition, if a terminal device is provided with a plurality of the above-mentioned I/O control circuits, one of the plurality of I/O control circuits is specified, and the specified one I/O control circuit is It is also possible to collect only the data input/output via the /O control circuit.
また、通常はＩ／Ｏ制御回路とメモリに入出力されるデ
ータを端末装置の外部に取り出してトレースメモリに記
憶し、かつ障害の発生が検出された場合このデータ収集
を停止し、障害発生時のデータを収集するようにしても
よい。In addition, data input/output from the I/O control circuit and memory is normally retrieved from the outside of the terminal device and stored in the trace memory, and when a failure is detected, this data collection is stopped. The data may be collected.
本発明によれば、Ｉ／Ｏ制御回路とメモリに入出力され
るデータを端末装置の外部に設けたトレースメモリに記
憶するように構成したため、小型の端末装置からデータ
を収集することができる。According to the present invention, data input and output from the I/O control circuit and the memory is configured to be stored in a trace memory provided outside the terminal device, so data can be collected from a small terminal device.
また、複数のＩ／Ｏ制御回路が設けられている場合、指
定した１つのＩ／Ｏ制御回路を介して入出力されるデー
タを選択してトレースメモリに書き込むため、データ収
集した後、解析したいＩ／Ｏ制御回路のデータとその他
のデータをより分ける必要がないため、データ解析を容
易に行うことができる。In addition, if multiple I/O control circuits are provided, data that is input/output via one specified I/O control circuit is selected and written to the trace memory, so it is necessary to analyze it after collecting the data. Since there is no need to separate I/O control circuit data from other data, data analysis can be easily performed.
また、データをトレースメモリに記憶する動作を継続し
て行い、端末装置におけるデータに異常が発生した場合
に上記記憶動作を停止することにより、異常発生時のデ
ータを確実に収集することが可能になる。In addition, by continuously storing data in the trace memory and stopping the above storage operation when an abnormality occurs in the data on the terminal device, it is possible to reliably collect data when an abnormality occurs. Become.
以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。Hereinafter, the present invention will be explained in more detail with reference to embodiments shown in the accompanying drawings.
第１図はこの発明の第１の実施例を示すブロック図であ
る。第１図に示すように、端末装置／Ｏはマイクロプロ
セッサ２とＩ／Ｏ制御回路３とＤＭＡ制御回路４とメモ
リ５とデータバス６と同期回路７とから構成され、この
端末装置／Ｏからデータを収集するデータ収集装置２０
はトレースメモリ２１とデータ表示装置２２とから構成
されている。ここで、通常の端末装置と第１図に示す端
末装置／Ｏが異なるのは、データ収集装置２０のインタ
ーフェイスとして同期回路が設けられていることである
。FIG. 1 is a block diagram showing a first embodiment of the invention. As shown in FIG. 1, the terminal device/O is composed of a microprocessor 2, an I/O control circuit 3, a DMA control circuit 4, a memory 5, a data bus 6, and a synchronization circuit 7. Data collection device 20 that collects data
is composed of a trace memory 21 and a data display device 22. Here, the difference between a normal terminal device and the terminal device /O shown in FIG. 1 is that a synchronization circuit is provided as an interface for the data collection device 20.
そして、端末装置／Ｏとデータ収集装置２０は、ケーブ
ルを介して着脱自在に形成されている。次に、第２図に
示すタイムチャートを用いて第１図に示す実施例の動作
について説明する。The terminal device/O and the data collection device 20 are configured to be detachable via a cable. Next, the operation of the embodiment shown in FIG. 1 will be explained using the time chart shown in FIG.
第２図に示すように、Ｉ／Ｏ制御回路３は入力されたデ
ータに対するデータ転送要求をマイクロプロセッサ２か
ら受けると、リクエスト信号１１をＤＭＡ制御回路４に
対して出力する。ＤＭＡ制御回路４は、リクエスト信号
１１を受けて、マイクロプロセッサ２によってデータバ
ス６が使用されていないことを確認した後、応答信号１
２をＩ／Ｏ制御回路３と同期回路７に出力し、これと同
時にメモリ５に対してメモリライト信号１３を出力する
。As shown in FIG. 2, when the I/O control circuit 3 receives a data transfer request for input data from the microprocessor 2, it outputs a request signal 11 to the DMA control circuit 4. After receiving the request signal 11 and confirming that the data bus 6 is not in use by the microprocessor 2, the DMA control circuit 4 transmits a response signal 1.
2 is output to the I/O control circuit 3 and the synchronization circuit 7, and at the same time, a memory write signal 13 is output to the memory 5.
Ｉ／Ｏ制御回路３は応答信号１２が入力されている間、
メモリ５に対して転送するデータをデータバス６に出力
する。同期回路７は、応答信号１２の立ち下がり部分に
おいてデータバス６上のデータをラッチし、これと同時
にトレース要求信号１５をデータ収集装置２０のトレー
スメモリ２１に出力し、かつラッチしたデータをトレー
スデータバス１４に出力する。トレースメモリ２１は、
トレース要求信号１５が入力されると、トレースデータ
バス１４上のデータを書き込む動作を行う、この書き込
み動作が終了すると、トレースメモリ２１は書込終了信
号１６を同期回路７に対して出力し、同期回路７はこの
書込終了信号を受けてトレース要求信号１５の出力を停
止する。以上に説明した一連の動作を繰り返すことによ
り、端末装置ｌＯのメモリ５に記憶されるデータが収集
される。そして、収集されたデータは、データ表示装置
２２において表示される。While the response signal 12 is input to the I/O control circuit 3,
Data to be transferred to memory 5 is output to data bus 6. The synchronization circuit 7 latches the data on the data bus 6 at the falling edge of the response signal 12, simultaneously outputs the trace request signal 15 to the trace memory 21 of the data acquisition device 20, and converts the latched data into trace data. Output to bus 14. The trace memory 21 is
When the trace request signal 15 is input, the data on the trace data bus 14 is written. When this write operation is completed, the trace memory 21 outputs the write end signal 16 to the synchronization circuit 7, and the synchronization is completed. The circuit 7 receives this write end signal and stops outputting the trace request signal 15. By repeating the series of operations described above, data stored in the memory 5 of the terminal device IO is collected. The collected data is then displayed on the data display device 22.
以上に記載した第１の実施例によれば、Ｉ／Ｏ制御回路
３とメモリ５に出入りするデータを順次トレースメモリ
２１に書き込むことができる。これによって、端末装置
に異常が発生し、その動作がリトライされてメモリ５内
のデータが消滅した場合においても、Ｉ／Ｏ制御回路３
とメモリ５に出入りしたデータが保存されるため、異常
の原因を解析することができる。また、端末装置／Ｏと
データ収集装置２０は着脱自在に形成されているため、
異常が多発する端末装置２０についてその異常原因を解
析するために有用である。また、第２図から明らかなよ
うに、同期回路７はトレースデータバス１４に対して長
期間に亙ってデータを出力する。According to the first embodiment described above, data flowing in and out of the I/O control circuit 3 and the memory 5 can be sequentially written into the trace memory 21. As a result, even if an abnormality occurs in the terminal device, its operation is retried, and data in the memory 5 disappears, the I/O control circuit 3
Since the data that has entered and exited the memory 5 is saved, the cause of the abnormality can be analyzed. Furthermore, since the terminal device/O and the data collection device 20 are formed to be detachable,
This is useful for analyzing the causes of abnormalities in the terminal device 20 where abnormalities occur frequently. Furthermore, as is clear from FIG. 2, the synchronization circuit 7 outputs data to the trace data bus 14 over a long period of time.
したがって、トレースメモリ９の書き込み速度が遅い場
合にも、データ収集することが可能にな゛る。Therefore, even if the writing speed of the trace memory 9 is slow, data can be collected.
第３図は本発明の第２の実施例を示すブロック図であり
、第１図に示す第１の実施例と同一部分には同一符号を
付してその説明を省略する。第１図に示す第１の実施例
と第３図に示す第２の実施例が異なるのは、Ｉ／Ｏ制御
回路３のほかにもうひとつＩ／Ｏ制御回路３′が設けら
れ、かつ選択回路１７が設けられていることである。Ｉ
／Ｏ制御回路３．３′からリクエスト信号１１．１１’
が出力されると、ＤＭＡ制御回路４は応答信号１２．１
２’を出力する。選択回路１７は、図示しないデータ収
集装置２０から出力される選択信号１８により応答信号
１２．１２’のうちのいずれか一方を選択して、新たな
応答信号１９を出力する。これによって、選択信号１８
によって選択された応答信号１９ （１２，１２”）に
同期してＩ／Ｏ！制御面制御、３′のうちのいずれか一
方からデータバス６に出力されるデータを収集すること
ができる。FIG. 3 is a block diagram showing a second embodiment of the present invention, and the same parts as in the first embodiment shown in FIG. The difference between the first embodiment shown in FIG. 1 and the second embodiment shown in FIG. 3 is that in addition to the I/O control circuit 3, another I/O control circuit 3' is provided, and A circuit 17 is provided. I
/O control circuit 3.3' to request signal 11.11'
is output, the DMA control circuit 4 outputs the response signal 12.1.
Outputs 2'. The selection circuit 17 selects one of the response signals 12 and 12' based on a selection signal 18 output from a data collection device 20 (not shown), and outputs a new response signal 19. This causes the selection signal 18
In synchronization with the response signal 19 (12, 12'') selected by I/O! control surface control, data output to the data bus 6 from either one of the control planes 3' can be collected.
第４図は本発明の第３の実施例を示すブロック図であり
、第１図に示す第１の実施例と同一部分には同一符号を
付してその説明を省略する。マイクロプロセッサ２はＩ
／Ｏ制御回路３からメモリ５ヘデータ転送が終わると、
メモリ５内のデータをチェックする。チェックの結果、
異常が発見された場合にはエラー信号３０が同期回路７
に出力され、その後障害処理プログラムを実行する。一
方、図示しないトレースメモリは、常時同期回路７から
トレースデータバス１４に出力されるデータを書き込ん
でいる。トレースメモリが満杯になった場合には、再度
トレースメモリの先頭番地から新しいデータを書き込む
。このような状態において、マイクロプロセッサ２が異
常を発見してエラー信号３０を出力すると、同期回路７
の動作が停止し、それ以後のデータ収集が停止される。FIG. 4 is a block diagram showing a third embodiment of the present invention, and the same parts as in the first embodiment shown in FIG. Microprocessor 2 is I
/O When the data transfer from the control circuit 3 to the memory 5 is completed,
Check the data in memory 5. As a result of the check,
If an abnormality is detected, an error signal 30 is sent to the synchronization circuit 7.
The error processing program is then executed. On the other hand, a trace memory (not shown) constantly writes data output from the synchronization circuit 7 to the trace data bus 14. When the trace memory becomes full, new data is written again from the beginning address of the trace memory. In such a state, when the microprocessor 2 detects an abnormality and outputs the error signal 30, the synchronization circuit 7
operation will stop and further data collection will be stopped.
マイクロプロセッサ２がＩ／Ｏ制御回路３を再び起動し
て、メモリ５に別のデータを書き込む場合においても、
トレースメモリにこのデータが書き込まれることはない
。Even when the microprocessor 2 restarts the I/O control circuit 3 and writes different data to the memory 5,
This data is never written to trace memory.
したがって、上記した第３の実施例によれば、端末装置
／Ｏに異常が発生した場合に限ってＩ／Ｏ制御回路３と
メモリ５に出入りするデータを収集でき、異常原因の解
析に役立たせることが可能になる。Therefore, according to the third embodiment described above, it is possible to collect data flowing in and out of the I/O control circuit 3 and memory 5 only when an abnormality occurs in the terminal device /O, and the data can be used to analyze the cause of the abnormality. becomes possible.
本発明によれば、データ収集に必要なハードウェアの内
トレースメモリ部分を本体装置の外に実装できるので、
比較的小型の端末装置でデータ収集を行なう場合にも装
置に内蔵するハードウェア ゛を容易に実装するこ
とができる。According to the present invention, the trace memory part of the hardware necessary for data collection can be implemented outside the main device.
Even when data is collected using a relatively small terminal device, the hardware built into the device can be easily implemented.
また、本発明によれば、端末装置内の複数の■／Ｏ制御
回路の内指定したＩ／Ｏ制御回路のデータを収集するこ
とができる。Further, according to the present invention, it is possible to collect data of a designated I/O control circuit among a plurality of I/O control circuits in a terminal device.
また、本発明によれば、間欠障害が発生する場合におい
て、障害となったデータを容易に収集することができる
。Further, according to the present invention, when an intermittent failure occurs, it is possible to easily collect the data that caused the failure.
第１図はこの発明の第１の実施例を示すブロック図、第
２図は第１図に示す第１の実施例の動作を説明するため
のタイムチャート、第３図はこの発明の第２の実施例を
示すブロック図、第４図はこの発明の第３の実施例を示
すブロック図である。
２・・・マイクロプロセッサ、３．３′・・弓／Ｏ制御
回路、４・・・Ｄ Ｍ Ａ ！ＩＪ御回路、５・・・メ
モリ、６・・・データバス、７・・・同期回路、／Ｏ・
・・端末装置、１１・・・リクエスト信号、１２．１２
’ 、 １９・・・応答信号、１３・・・メモリライト
信号、１４・・・トレースデータバス、１５・・・トレ
ース要求信号、１６・・・書込終了信号、１７・・・選
択回路、１８・・・選択信号、２０・・・データ収集装
置、２１・・・トレースメモリ、２２・・・データ表示
装置、３０・・・エラー信号。
代理人 弁理士 秋 本 正 実第１図
第２図
周期！１％７ −丁二二−Ｙ テ′
−タ １ デ・夕２の出７７（
ハ゛ス１４）−
第３図
第４図FIG. 1 is a block diagram showing a first embodiment of the invention, FIG. 2 is a time chart for explaining the operation of the first embodiment shown in FIG. 1, and FIG. 3 is a block diagram showing a second embodiment of the invention. FIG. 4 is a block diagram showing a third embodiment of the present invention. 2...Microprocessor, 3.3'...Bow/O control circuit, 4...DM A! IJ control circuit, 5...Memory, 6...Data bus, 7...Synchronization circuit, /O・
...Terminal device, 11...Request signal, 12.12
', 19...Response signal, 13...Memory write signal, 14...Trace data bus, 15...Trace request signal, 16...Write end signal, 17...Selection circuit, 18 ... selection signal, 20 ... data collection device, 21 ... trace memory, 22 ... data display device, 30 ... error signal. Agent Patent Attorney Tadashi Akimoto Actual Figure 1 Figure 2 Cycle! 1%7 -T22-Y Te'
-ta 1 de yu 2 no 77 (
Base 14) - Figure 3 Figure 4
Claims (1)
制御回路と、メモリと、データバスとを含んで構成され
る端末装置のデータ収集方法において、上記Ｉ／Ｏ制御
回路とメモリに入出力されるデータを端末装置の外部に
取り出してトレースメモリに記憶することを特徴とする
端末装置におけるデータ収集方法。 ２、上記Ｉ／Ｏ制御回路が端末装置に複数個設けられ、
かつ複数個のＩ／Ｏ制御回路のうち指定された１つのＩ
／Ｏ制御回路を介して入出力されるデータを収集するこ
とを特徴とする請求項１記載の端末装置におけるデータ
収集方法。 ３、マイクロプロセッサと、Ｉ／Ｏ制御回路と、ＤＭＡ
制御回路と、メモリと、データバスとを含んで構成され
る端末装置のデータ収集方法において、Ｉ／Ｏ制御回路
とメモリに入出力されるデータを端末装置の外部に取り
出してトレースメモリに記憶し、かつ障害の発生が検出
された場合上記データ記憶動作を停止することにより障
害データを収集することを特徴とする端末装置における
データ収集方法。[Claims] 1. Microprocessor, I/O control circuit, and DMA
In a data collection method for a terminal device including a control circuit, a memory, and a data bus, the data input/output to the I/O control circuit and memory is taken out of the terminal device and stored in a trace memory. A data collection method in a terminal device, characterized in that: 2. A plurality of the above I/O control circuits are provided in the terminal device,
and one specified I/O control circuit among the plurality of I/O control circuits.
2. A data collection method in a terminal device according to claim 1, characterized in that data input/output is collected via an /O control circuit. 3. Microprocessor, I/O control circuit, and DMA
In a data collection method for a terminal device that includes a control circuit, a memory, and a data bus, data input and output from the I/O control circuit and the memory is taken out of the terminal device and stored in a trace memory. , and collecting failure data by stopping the data storage operation when the occurrence of a failure is detected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128774A JPH0758475B2 (en) | 1989-05-24 | 1989-05-24 | Terminal device data collection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128774A JPH0758475B2 (en) | 1989-05-24 | 1989-05-24 | Terminal device data collection system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02308345A true JPH02308345A (en) | 1990-12-21 |
| JPH0758475B2 JPH0758475B2 (en) | 1995-06-21 |
Family
ID=14993138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128774A Expired - Lifetime JPH0758475B2 (en) | 1989-05-24 | 1989-05-24 | Terminal device data collection system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758475B2 (en) |
Cited By (3)
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| JP2003006003A (en) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Dma controller and semiconductor integrated circuit |
| JP2007522550A (en) * | 2004-01-23 | 2007-08-09 | フリースケール セミコンダクター インコーポレイテッド | Real-time debug support and method for DMA devices |
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1989
- 1989-05-24 JP JP1128774A patent/JPH0758475B2/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| JPH0758475B2 (en) | 1995-06-21 |
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