JPS60100236A - Storage system for state history - Google Patents

Storage system for state history

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Publication number
JPS60100236A
JPS60100236A JP58207890A JP20789083A JPS60100236A JP S60100236 A JPS60100236 A JP S60100236A JP 58207890 A JP58207890 A JP 58207890A JP 20789083 A JP20789083 A JP 20789083A JP S60100236 A JPS60100236 A JP S60100236A
Authority
JP
Japan
Prior art keywords
channel
priority
masking
channels
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58207890A
Other languages
Japanese (ja)
Inventor
Yoshihisa Shibata
柴田 義久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58207890A priority Critical patent/JPS60100236A/en
Publication of JPS60100236A publication Critical patent/JPS60100236A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/30Monitoring
    • G06F11/34Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

PURPOSE:To trace the states of all channels at a time without increasing the capacity of tracer memory by masking plural channels successively and tracing them according to predetermined priority. CONSTITUTION:Mask means 3-1-3-n are initialized and their outputs are inputted to gate means 4-1-4-n through signal lines 12-1-12-n and ANDed with a specific signal generated when a channel is in use. A priority means 5 generates a channel number having top priority among signals with a logical value ''1'' and a selecting means 2 selects one channel. Thus, the channel is selected and the mask means 3-1-3-n are reset to interrupt the writing to a tracer memory means 9 when the tracing up to the channel with the lowest priority is completed or when there are not any channel in use more, and the selection is restarted at a channel with high priority.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、情報処理装置における内部状態N歴記憶方式
に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an internal state N history storage system in an information processing device.

(従来技術) 従来から情報処理装置が動作中に異常を検出して動作が
停止した場合には、その障害の原因を調査スル手段の一
つとして異常を検出するまでの装置内部の適当な信号を
状態履歴として記憶してお負、里堂−711ヨ益/i−
1奔賎占ず田−倍山突か1〜由1イ鍍析することによっ
て原因を究明するトレーサメモリ方式が利用されていた
(Prior art) Conventionally, when an information processing device detects an abnormality during operation and stops operating, one of the means to investigate the cause of the failure is to send appropriate signals inside the device until the abnormality is detected. Please remember it as a status history.
A tracer memory method was used to investigate the cause by conducting a plating analysis.

しかし、同時に複数のチャネルを多重に制御するチャネ
ル制御装置においては、トレーサメモリ手段の容量が限
定されているため、すべてのチャネルの状態を記憶する
ことは難しい。したがって、チャネルの状態をトレース
する場合には、いったん情報を解析し、チャネルを特定
してから被接チャネルを指定し、再度、障害が発生する
のを待っていた。このため、一度に必要な情報を収集す
ることができず、障害の解析が容易にできないという欠
点があった。
However, in a channel control device that multiplexly controls a plurality of channels at the same time, it is difficult to store the states of all channels because the capacity of the tracer memory means is limited. Therefore, when tracing the state of a channel, it is necessary to analyze the information, identify the channel, specify the connected channel, and wait for a failure to occur again. For this reason, there was a drawback that necessary information could not be collected at once, and failure analysis could not be easily performed.

(発明の目的) 本発明の目的は、複数のチャネルを順次、マスクしてお
き、あらかじめ定められた優先順位にしたがってトレー
スすることにより上記欠点を除去し、トレーサメモリ手
段の容量を増加させることなく、一度にすべてのチャネ
ルの状態をトレースできるように構成した状態履歴記憶
方式を提供することにある。
(Object of the Invention) An object of the present invention is to eliminate the above drawbacks by sequentially masking a plurality of channels and tracing them according to a predetermined priority order, without increasing the capacity of the tracer memory means. The object of the present invention is to provide a state history storage method configured to trace the states of all channels at once.

(発明の構成) 本発明による状態履歴記憶方式は、複数のチャネルを制
御すると共に、情報処理装置の内部状態履歴を記憶する
ためのトレーサメモリ手段を備えたチャネル制御装置に
おけるものの改良である。
(Structure of the Invention) The state history storage method according to the present invention is an improvement in a channel control device that controls a plurality of channels and includes tracer memory means for storing the internal state history of the information processing device.

本発明によれば、上記方式は複数のマスク手段と、複数
のゲート手段と、優先手段と、リセット発生手段と1判
定手段と1選択手段とを具備して実現したものである。
According to the present invention, the above system is realized by comprising a plurality of mask means, a plurality of gate means, a priority means, a reset generation means, a 1 determination means, and a 1 selection means.

複数のマスク手段は、複倣のチャネルのそれぞれに対応
して複数のチャネルを順次、マスクするためのものであ
る。
The plurality of masking means are for sequentially masking the plurality of channels corresponding to each of the channels of multiple copying.

複数のゲート手段は、複数のマスク手段に対応した複数
のチャネルからの特定の信号と、複Vのマスク手段の出
力とのANDをとるだめのものである。
The plurality of gate means are for ANDing specific signals from the plurality of channels corresponding to the plurality of masking means and the output of the multi-V masking means.

優先手段は、複数のゲート手段のそれぞれの出力によシ
該当するチャネル番号を決定するだめのものである。
The priority means is for determining the corresponding channel number based on the respective outputs of the plurality of gate means.

リセット発生手段は、優先手段の出力に工り複数のマス
ク手段をリセットするためのものである。
The reset generating means is for resetting the plurality of masking means by modifying the output of the priority means.

判定手段は、複数のゲート手段の出力が所定の値である
か否かを判定するためのものでおる。
The determining means is for determining whether the outputs of the plurality of gate means are predetermined values.

選択手段は、優先手段の出力により複数のチャネルの一
つを選択するだめのものである。
The selection means is for selecting one of the plurality of channels based on the output of the priority means.

本発明においては、上記において判定手段の出力により
優先手段の出力と1選択手段により選択された複数のチ
ャネルの内部状態とを同時にトレーサメモリ手段に書込
み、さらにリセット発生手段により選択されたチャネル
より優先度の高いチャネルに対するマスクをリセットし
、判定手段の出力の状態が論理値1であるならばマスク
を初期状態にセットするように構成したものである。
In the present invention, the output of the priority means and the internal states of the plurality of channels selected by the one selection means are simultaneously written into the tracer memory means based on the output of the determination means, and the channel is given priority over the channel selected by the reset generation means. The mask is reset for a channel with a high degree of intensity, and if the state of the output of the determining means is a logical value 1, the mask is set to an initial state.

(実施例) 次に、本発明について図面を参照して詳細に説明する。(Example) Next, the present invention will be explained in detail with reference to the drawings.

第1図は、本発明による状態履歴記憶方式を実現するた
め情報処理装置の一実施例を示すブロック図である。第
1図において、1−1〜1−nは1〜6〜nは第1〜第
nのマスク手段、4−1〜4− nは第1〜第nのゲー
ト手段、5は優先手段、6はオール0を判定するための
判定手段、7はリセット発生手段、8はチャネル制御装
置、9けトレーサメモリ手段である。
FIG. 1 is a block diagram showing an embodiment of an information processing apparatus for realizing a state history storage method according to the present invention. In FIG. 1, 1-1 to 1-n are first to nth masking means, 4-1 to 4-n are first to nth gate means, 5 is priority means, Reference numeral 6 designates a determination means for determining all 0s, 7 a reset generation means, 8 a channel control device, and a 9-digit tracer memory means.

本発明を実現するための一実施例を示す第1図において
、第1〜第nのチャネル1−1〜j−nを特定する信号
(例えば、チャネル使用中)は信号線10−1〜10−
nに送出され、対応する第1〜第nのマスク手段3−1
〜3−nの出力は信号線12−1〜12−nに出力され
て、両者とも第1〜第nのゲート手段4−1〜4− n
へ入力される。第1〜第nのゲート手段4−1〜4−n
の出力は信号線1ろ−1〜16−nを介して優先手段5
、ならびに判定手段6へ入力される。優先手段5の出力
は信号線15を介して選択手段2とリセット発生手段7
とトレーサメモリ手段9とに入力される。リセット発生
手段7の出力は信号線16−1〜16−nを介して、そ
れぞれ対応するれる。判定手段6の出力は信号線17を
介して第1〜第nのマスク手段6−1〜M −nと、ト
レーサメモリ手段9とに入力される。
In FIG. 1 showing an embodiment for realizing the present invention, signals specifying the first to nth channels 1-1 to j-n (for example, channel in use) are transmitted to signal lines 10-1 to 10-10. −
n, and the corresponding first to nth masking means 3-1
~3-n outputs are output to signal lines 12-1~12-n, both of which are connected to first~nth gate means 4-1~4-n.
is input to. First to nth gate means 4-1 to 4-n
The output is sent to the priority means 5 via signal lines 1-1 to 16-n.
, and is input to the determination means 6. The output of the priority means 5 is sent to the selection means 2 and the reset generation means 7 via the signal line 15.
and is input into the tracer memory means 9. The outputs of the reset generating means 7 are respectively transmitted via signal lines 16-1 to 16-n. The output of the determining means 6 is inputted to the first to nth masking means 6-1 to M-n and the tracer memory means 9 via the signal line 17.

さらに、第1〜第nのチャネル1−1〜1−nの内部状
態信号は信号線11−1〜11−nを介して選択手段2
に入力され、選択手段2の出力は信号線18を介してト
レーサメモリ手段9に入力され、チャネル制御装置8の
内部状態信号は信号線19を介してトレーサメモリ手段
9に入力される。
Furthermore, the internal state signals of the first to n-th channels 1-1 to 1-n are sent to the selection means 2 through signal lines 11-1 to 11-n.
The output of the selection means 2 is inputted to the tracer memory means 9 via the signal line 18, and the internal state signal of the channel control device 8 is inputted to the tracer memory means 9 via the signal line 19.

次に、本発明の詳細な説明する。情報処理装置が動作を
開始すると、第1〜第nのマスク手段6−1〜3−nは
初期状態にセットされ、すべてのチャネルを選択できる
ようになり、その出力は信号線12−1〜12−nを介
して第1〜第nのゲート手段4−1〜4−nに入力され
、各チャネルの特定信号、例えばチャネル使用中の信号
は、信号線10−1〜10−nを介して対応する第1〜
第nのゲート手段4−1〜4− nに入力される。
Next, the present invention will be explained in detail. When the information processing device starts operating, the first to nth masking means 6-1 to 3-n are set to the initial state, and all channels can be selected, and their outputs are sent to the signal lines 12-1 to 12-n. 12-n to the first to nth gate means 4-1 to 4-n, and a specific signal of each channel, for example, a signal indicating that the channel is in use, is inputted to the first to nth gate means 4-1 to 4-n via signal lines 10-1 to 10-n. The first to correspond to
The signals are input to the n-th gate means 4-1 to 4-n.

第1〜第nのゲート手段4−1〜4− nではマスクの
出力と特定信号とのそれぞれの論理積がめられる。第1
〜第nのゲート手段4−1〜4−n ゛の出力は信号線
13−1〜16−nを介して優先手段5に入力される。
In the first to nth gate means 4-1 to 4-n, the output of the mask and the specific signal are ANDed. 1st
The outputs of the to n-th gate means 4-1 to 4-n are input to the priority means 5 via signal lines 13-1 to 16-n.

優先手段5においては、信号線16−1〜16−n上の
信号が論理値1の信号のうち、最優先のチャネル番号を
発生し、出力として信号線15を介して選択手段2に入
力される。選択手段2は信号線15上のチャネル番号に
よシチャネル内部状態を表わす係号IVJ!11−1〜
11−nの一つを選択する。選択手段2の出力信号は、
信号線18を介してトレーサメモリ手段9へ入力される
。このときには、同時に判定手段6は第1〜第nのゲー
ト手段4−1〜4− nの出力がオール0であるか否か
を判定し、オール0ではない場合には、信号線17上の
出力を0にしてトレーサメモリ手段9に入力させる。信
号線17上の入力の論理値が0のときには、現時点での
チャネル番号(信号線15上)と、チャネル内部状態(
信号線18上)と、チャネル制御装置8の内部状態(信
号線19上)とがトレーサメモリ手段9の同一ワードへ
書込まれる。さらに、リセット発生手段7は、そのとき
のチャネル番号(信号線15上)により、その値以上の
上位のチャネル(そのチャネル番号を含む)に対するリ
セット信号を発生し、信号線16−1〜16−n上に送
出して対応するマスク手段3−1〜6−nをリセットす
る。次に内容が更新されたマスク手段3−j(j番目の
内容が更新されたと仮定)によって、前回選択されたチ
ャネルよりも優先度の低い使用中のチャネルが同様にし
て選択される。そこで、チャネル番号と共に、その内部
状態がトレーサメモリ手段の内部で次のワード位置に書
込まれる。
In the priority means 5, the signals on the signal lines 16-1 to 16-n generate the channel number with the highest priority among the signals of logical value 1, and the signal is inputted to the selection means 2 via the signal line 15 as an output. Ru. The selection means 2 uses the channel number on the signal line 15 to indicate the internal state of the channel IVJ! 11-1~
11-n. The output signal of the selection means 2 is
It is input to the tracer memory means 9 via the signal line 18. At this time, the determining means 6 simultaneously determines whether the outputs of the first to nth gate means 4-1 to 4-n are all 0, and if they are not all 0, the outputs on the signal line 17 are The output is set to 0 and input to the tracer memory means 9. When the logic value of the input on signal line 17 is 0, the current channel number (on signal line 15) and the channel internal state (
(on signal line 18) and the internal state of channel control device 8 (on signal line 19) are written into the same word of tracer memory means 9. Further, the reset generating means 7 generates a reset signal for the higher-order channels (including the channel number) whose value is higher than the channel number (on the signal line 15) at that time, and generates a reset signal on the signal lines 16-1 to 16-1. n to reset the corresponding masking means 3-1 to 6-n. Next, by the masking means 3-j whose contents have been updated (assuming that the j-th contents have been updated), an in-use channel having a lower priority than the previously selected channel is similarly selected. The internal state together with the channel number is then written into the next word location within the tracer memory means.

上記のようにし、て、順次、チャネルを選択してマスク
手段6−1〜6−nをリセットすることにより、最も優
先度の低いチャネルに至るまでトレース全完了した時点
、または途中であってもより低い優先度を有する使用中
のチャネルがなくなった時点では、信号線17上のデー
タがオー)L−Oであるか否かの判定手段6の出力は1
となる。そこると共に、第1〜第nのマスク手段6−1
〜3−nの内容がすべて論理値1にセントされ、再度、
高優先度のチャネルから選択が開始される。
As described above, by sequentially selecting channels and resetting the masking means 6-1 to 6-n, even when tracing is completely completed up to the channel with the lowest priority, or even in the middle of tracing, When there are no channels in use with lower priority, the output of the means 6 for determining whether the data on the signal line 17 is O)LO is 1.
becomes. Along with that, first to nth masking means 6-1
The contents of ~3-n are all set to logical 1, and again,
Selection starts from the higher priority channel.

このようにして、トレーサ停止条件(図示せず)が発生
するまで、トレーサメモリ手段9は特定の状態(例えば
、チャネル使用中)にあるチャネルを順次、時分割に選
択し、これによって内部状態を記憶することができる。
In this way, until a tracer stop condition (not shown) occurs, the tracer memory means 9 sequentially and time-shared select channels in a particular state (e.g. channel busy), thereby updating the internal state. Can be memorized.

本実施例では、順次、マスクをリセットしているが、マ
スクのリセット手段の動作を禁止し、特定のマスク手段
のみをセットしておくことにより特定のチャネルの内部
状態のみをトレースすることができることは勿論である
In this embodiment, the masks are reset sequentially, but by prohibiting the operation of the mask reset means and setting only a specific mask means, it is possible to trace only the internal state of a specific channel. Of course.

(発明の効果) 本発明は以上説明したように、槽数のチャネルの内部状
態を時分割してトレーサメモリ手段へ書込むように構成
することにより、トレーサメモリ手段のメモリ容量を増
加しないで有効な障害解析用トレースデータが得られる
という効果がある。
(Effects of the Invention) As explained above, the present invention is effective without increasing the memory capacity of the tracer memory means by configuring the internal states of the channels of the number of tanks to be time-divided and written to the tracer memory means. This has the advantage that trace data for failure analysis can be obtained.

第1図は、本発明による状態履歴記憶装置の一実施例を
示すブロック図である。
FIG. 1 is a block diagram showing one embodiment of a state history storage device according to the present invention.

1−1〜1−n−〇〇チャネル装置 2・・・・・選択手段 6−1〜6−n・e・マスク手段 4−1〜4−nIIll・ゲート手段 5・・・・・優先手段 6・・・・・判定手段 7@・・・・リセット発生手段 8争・・・・チャネル制御装置 9e−・畳・トレーサメモリ手段 10−1〜10−n、11−1〜11−n。1-1~1-n-〇〇 channel device 2... Selection means 6-1 to 6-n・e・mask means 4-1 to 4-nIIll・Gate means 5...Priority method 6... Judgment means 7@・・・Reset generation means 8th race...Channel control device 9e-・Tatami・Tracer memory means 10-1 to 10-n, 11-1 to 11-n.

15.16−1〜16−n、17,18.19・・・・
・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井ノ ロ 壽 牙1図 7
15.16-1 to 16-n, 17, 18.19...
・Signal line patent applicant: NEC Corporation Representative, Patent attorney: Juga Inoro 1 Figure 7

Claims (1)

【特許請求の範囲】 複数のチャネルを制御すると共に情報処理装置の内部状
態履歴を記憶するためのトレーサメモリ手段を備えたチ
ャネル制御装置の状態履歴記憶方式において、前記複数
のチャネルのそれぞれに対応して前記複数のチャネルを
順次、マスクするための複数のマスク手段と、前記複数
のマスク手段に対応した前記複数のチャネルからの特定
の信号と前記複数のマスク手段の出力とのANDをとる
ための複数のゲート手段と、前記複数のゲート手段のそ
れぞれの出力により該当すゐチャネル番号を決定するだ
めの優先手段と、前記優先手段の出力によシ前記複数の
マスク手段をリセットするためのりセント発生手段と、
前記複数のゲート手段の出力が所定の値か否かを判定す
るための判定手段と、前記優先手段の出力によシ前記複
数のチャ前記判定手段の出方にょシ前記優先手段の出方
と。 前記選択手段により前記選択された前記複数のチャネル
の内部状態とを同時に前記トレーサメモリ手段へ書込み
、さらに前記リセット発生手段にょシ前記選択されたチ
ャネルよシ優先度の高いチャネルに対する前記マスクを
リセットし、前記判定手段の出力の状態が論理値1であ
るならば、前記マスクを初期状態にセントするように構
成することにより実現した仁とを特徴とする状態履歴記
憶方式。
[Scope of Claims] In a state history storage method for a channel control device including tracer memory means for controlling a plurality of channels and storing an internal state history of the information processing device, a plurality of masking means for sequentially masking the plurality of channels by using a plurality of masking means; and a plurality of masking means for ANDing a specific signal from the plurality of channels corresponding to the plurality of masking means and an output of the plurality of masking means. a plurality of gate means; a priority means for determining a corresponding channel number based on the respective outputs of the plurality of gate means; and a rate generation for resetting the plurality of mask means according to the output of the priority means. means and
determining means for determining whether or not the outputs of the plurality of gate means are predetermined values; . The selection means writes the internal states of the plurality of channels selected at the same time into the tracer memory means, and the reset generation means resets the mask for a channel having a higher priority than the selected channel. . A state history storage system characterized in that the mask is configured to set the mask to an initial state if the state of the output of the determining means is a logical value 1.
JP58207890A 1983-11-04 1983-11-04 Storage system for state history Pending JPS60100236A (en)

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JP (1) JPS60100236A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02308345A (en) * 1989-05-24 1990-12-21 Hitachi Ltd Data gathering method for terminal equipment

Cited By (1)

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Publication number Priority date Publication date Assignee Title
JPH02308345A (en) * 1989-05-24 1990-12-21 Hitachi Ltd Data gathering method for terminal equipment

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