JPS5935250A - Program controller - Google Patents

Program controller

Info

Publication number
JPS5935250A
JPS5935250A JP57144316A JP14431682A JPS5935250A JP S5935250 A JPS5935250 A JP S5935250A JP 57144316 A JP57144316 A JP 57144316A JP 14431682 A JP14431682 A JP 14431682A JP S5935250 A JPS5935250 A JP S5935250A
Authority
JP
Japan
Prior art keywords
output
control
program
input
microprogram
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57144316A
Other languages
Japanese (ja)
Inventor
Yasuro Saito
斎藤 康郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57144316A priority Critical patent/JPS5935250A/en
Publication of JPS5935250A publication Critical patent/JPS5935250A/en
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751Error or fault detection not based on redundancy
    • G06F11/0754Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

Abstract

PURPOSE:To facilitate the stall state detection of a control program, by detecting that the control does not return from each routine constituting the control program for a specific time or longer. CONSTITUTION:If a stall state caused by a hardware fault, error of a control microprogram, etc., occurs in some routine among an instruction execution part 11, input/output processing part 12, and input/output interruption processing part 13; a flip-flop 2 is set by the output of a timer 1. Then, while the flip-flop is not reset in a program step 9, it is set again by the output of the timer 1 and a counter 4 counts up. When its counted value attains to a specific value, an interruption signal is sent to a mic roprogram control part 8.

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、プログラム制御装置、特にプログラムのスト
ール状態検出の手段を備えるプログラム制御装置に関す
る。
DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a program control device, and particularly to a program control device equipped with means for detecting a program stall state.

〔従来技術〕[Prior art]

従来、プログラム制御装置において、ハードウェア障害
あるいは、制御プログラムのプログラム・ミス等の原因
により、前記制御プログラムがストール状態に陥ってい
る場合が多いにも拘わらず、このストール状態を容易に
検出できる手段はなかった0 〔発明の目的〕 本発明の目的は、制御プログラムを構成する各ルーチン
よりある一定時間以上、制御が戻らないことを検出する
ことにより、ノ・−ドウエア障害あるいけ制御プログラ
ムのプログラム・ミス等の原因による、制御プログラム
のストール状態を検出する手段をもつプログラム制御装
置を提供することにある。
Conventionally, in a program control device, although the control program is often in a stalled state due to a hardware failure or a program error in the control program, there is a means for easily detecting this stalled state. 0 [Object of the Invention] The object of the present invention is to detect whether control is not returned from each routine constituting the control program for a certain period of time or more, so that the program of the control program can avoid software failures. - It is an object of the present invention to provide a program control device having means for detecting a stall state of a control program due to a cause such as a mistake.

〔発明の構成〕[Structure of the invention]

本発明によると一定時間が経過する毎にセットされlリ
セットはプログラムによシ可能なフリップフロップと、
前記一定時間が経過する毎に前記フリップフロップが既
にセットされている場合にカウントされるカウンタと、
該カウンタが一定数をカウントした場合に、割シ込みを
発生させるための手段とを備えることを特徴とするプロ
グラム制御装置が得られる。
According to the present invention, a flip-flop which is set and reset every time a certain period of time has passed and which can be programmed;
a counter that counts when the flip-flop is already set every time the predetermined time elapses;
There is obtained a program control device characterized in that it includes means for generating an interrupt when the counter counts a certain number.

〔実施例の説明〕[Explanation of Examples]

次に本発明の実施例を第1図の様な構成を有するマイク
ロ・プログラム制御式計算機を例にとシ説明する。
Next, an embodiment of the present invention will be explained by taking as an example a micro-program controlled computer having a configuration as shown in FIG.

第1図において、マイクロプログラム制御装置8は、主
記憶装置6内に格納されている制御マイクロプログラム
を実行することにより、本マイクロプログラム制御式計
算機全体を制御している。
In FIG. 1, a microprogram control device 8 controls the entire microprogram-controlled computer by executing a control microprogram stored in the main storage device 6. As shown in FIG.

ハードウェア・タイマ1の出力は、フリップ・力には前
記フリップフロップ2の出力が供給され、一方、前記論
理積回路3の出力は、カウンタ4のクロック端子に供給
されている。該カウンタ4のカウント終了を示す出力は
、割シ込み制御部7に一人力として供給され、該割シ込
み制御部7の出力は、前記マイクロプログラム制御装置
8に創シ込み信号として供給されでいる。
The output of the hardware timer 1 is fed to the flip-flop 2 by the output of the flip-flop 2, while the output of the AND circuit 3 is fed to the clock terminal of the counter 4. The output of the counter 4 indicating the end of counting is supplied to the interrupt control section 7 as a single input, and the output of the interrupt control section 7 is supplied to the microprogram control device 8 as a generated interrupt signal. There is.

また、前記クリップ・フロップ2のリセット端子には、
入出力命令デコード部5の一つのデコード出力信号が供
給されている。
Furthermore, the reset terminal of the clip-flop 2 has a
One decode output signal of the input/output instruction decode section 5 is supplied.

第2図は制御マイクロプログラムの構成を示し、第2図
において、主記憶装置6内に存在するソフトウェアの命
令の実行制御を行なう命令実行部11及び、入出力処理
部12はノーマル・モードにおいて、また、入出力割込
処理部13は割込モードにおいて、□それぞれ動作する
処理ルーチンであり、前記制御マイクロプログラムの構
成要素となる基本ルーチンである。なお、判断ステップ
10は、入出力処理を行なう必要の有無を判断す乙ため
のものであシ、通常は前記命令実行部11に制御が渡さ
れるが、入出力に関するデータ転送が終了し、その終了
処理を行なう必要の有る場合、又は、命令実行部にて検
出された入出力命令の実行のための入出力起動処理を実
行する場合に、前記入出力処理部12に制御が渡される
。また、前記入出力割込処理部13は、割込モードにお
いて、入出力動作に関するデータ転送の制御などを行ガ
う部分でおる。
FIG. 2 shows the configuration of the control microprogram. In FIG. 2, the instruction execution unit 11 that controls the execution of software instructions existing in the main memory 6 and the input/output processing unit 12 are in normal mode. Further, the input/output interrupt processing section 13 is a processing routine that operates respectively in the interrupt mode, and is a basic routine that is a component of the control microprogram. Note that the judgment step 10 is for determining whether or not it is necessary to perform input/output processing, and normally control is passed to the instruction execution unit 11, but when the data transfer related to input/output is completed and the Control is passed to the input/output processing section 12 when it is necessary to perform termination processing or when executing input/output activation processing for executing an input/output instruction detected by the instruction execution section. The input/output interrupt processing section 13 is a section that controls data transfer related to input/output operations in the interrupt mode.

以上で説明した、命令実行部11.入出力処理部12.
入出力割込処理部13の各ルーチンは、正常状態では一
定時間内にその処理を終了する様に設計されている必要
がある。また、出力命令9は、判断ステップlOの直曲
に必ず実行されるマイクロプログラムステップであシ、
本出力命令を実行することにより、第1図のフリップ・
フロップ2はリセットされる。
The instruction execution unit 11 described above. Input/output processing unit 12.
Each routine of the input/output interrupt processing section 13 must be designed to complete its processing within a certain period of time under normal conditions. Further, the output instruction 9 is a microprogram step that is always executed in the direct curve of the judgment step 1O.
By executing this output command, the flip/
Flop 2 is reset.

以上の様なマイクロプログラム制御式計算機において、
ハードウェアタイマ1は一定時間毎に7リツプ70ツブ
2をセットするが、上述の様にマイクロプログラム制御
が正常に行なわれている場合には、一定時間以内にマイ
クロプログラム・ステップ9が実行されるため、前記フ
リップフロップ2は、セット後、一定時間内に必ずリセ
ットされることになる。ここで、ノ1−ドウエアタイマ
1の出力信号発生間隔は、マイクロプログラム・ステッ
プ9が実行される最大時間間隔より十分太き5− いものとする。
In the above microprogram controlled calculator,
Hardware timer 1 sets 7 trips 70 trips 2 at fixed time intervals, but if microprogram control is being performed normally as described above, microprogram step 9 will be executed within a fixed time. Therefore, the flip-flop 2 must be reset within a certain period of time after being set. Here, it is assumed that the output signal generation interval of hardware timer 1 is sufficiently wider than the maximum time interval at which microprogram step 9 is executed.

ところが、前記、命令実行部11.入出力終了処理部1
2.入出力割込処理部13のいずれかのルーチン内で、
ハードウェア障害あるいは制御マイクロプログラムのプ
ログラムΦミス等の原因によりストール状態が発生する
と、マイクロプログラム・ステップ9が長時間にわたシ
実行されないため、クリップ・70ツブ2がハードウェ
ア自タイマ1の出力によリセットされた後、これがン゛
ログラム・ステップ9によシリセットされない時点値は
1となり、この結果、カウンタ4のカウントが行なわれ
ることになる。
However, the instruction execution unit 11. I/O termination processing unit 1
2. In any routine of the input/output interrupt processing unit 13,
If a stall condition occurs due to a hardware failure or a program Φ error in the control microprogram, the microprogram step 9 will not be executed for a long time, so the clip 70 tube 2 will not be output from the hardware own timer 1. After being reset, the value at any point in time when it is not reset by program step 9 becomes 1, which results in the counting of counter 4.

以上の過程が一定回数だけ繰υ返されると、前記カウン
タ4のカウント値は一定値に達し、この時、該カウンタ
4の出力は割シ込み制御部7を経由して、マイクロプロ
グラム制御装置8へ、の割り込み信号として伝えられる
。この場合、該割シ込み信号の割シ込みレベルは前記入
出力割込処理部6− 13内でのストール発生の場合を考慮し、該入出力割込
の割込レベルよシ高い必要がある。
When the above process is repeated a certain number of times, the count value of the counter 4 reaches a certain value, and at this time, the output of the counter 4 is passed through the interrupt control section 7 to the microprogram control device 8. , as an interrupt signal. In this case, the interrupt level of the interrupt signal needs to be higher than the interrupt level of the input/output interrupt, taking into consideration the case where a stall occurs in the input/output interrupt processing section 6-13. .

以上の様に起動された割り込み処理ルーチンは、レジス
タ情報など必要な情報を退避した後、自己診断マイクロ
プログラムを起動するなどの適切な処理を行なうことに
なる。
The interrupt processing routine started as described above saves necessary information such as register information, and then performs appropriate processing such as starting a self-diagnosis microprogram.

〔岸ヅoiip ) 本発明にはμ上説明したように、プログラム制御装置に
おいて、ハードウェア・タイマ、カウンタ、フリップ・
フロップ等の僅かなハードウェアを備えることにより、
制御プログラムのストール状態を容易に検出することが
可能になるという効果がある。
[Kishi Zuoiip] As explained above, the present invention includes hardware timers, counters, flip-flops, etc. in a program control device.
By having a small amount of hardware such as a flop,
This has the effect that it becomes possible to easily detect a stalled state of a control program.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、不発明を適用したマイクロプログラム制御式
計算機の一例の構成図、第2図は該マイクロプログラム
制御式計算機内の制御マイクロプログラムの構成図を示
す。 1・・・・・・ハードウェア・タイマ、2・・・・・・
フリップ・フロップ、3・・・・・・論理積回路、4・
・・・・・カウンタ、5・・・・・・入出力命令デコー
ド部、6・・・・・・主記憶装置、7・・・・・・割シ
込み制御部、8・・・・・・マイクロプログラム制御装
置、9・・・・・・フリップ・フロップ・リセットのた
めの出力命令、10・・・・・・入出力終了処理の要・
不要を判断するためのステップ、11・・・・・・命令
実行部、12、・・・・・入出力終了処理部、13・・
・・・・入出力割込処理部。 躬 1 @ 第Z図
FIG. 1 is a block diagram of an example of a microprogram-controlled computer to which the invention is applied, and FIG. 2 is a block diagram of a control microprogram in the microprogram-controlled computer. 1... Hardware timer, 2...
Flip-flop, 3...AND circuit, 4.
... Counter, 5 ... Input/output instruction decoding section, 6 ... Main storage device, 7 ... Interrupt control section, 8 ......・Microprogram control device, 9...Output command for flip-flop reset, 10...Required for input/output completion processing・
Step for determining unnecessaryness, 11... Instruction execution unit, 12,... Input/output termination processing unit, 13...
...I/O interrupt processing section. 1 @ Diagram Z

Claims (1)

【特許請求の範囲】[Claims] 一定時間が経過する毎にセットされリセットはプログ2
ムによシ可能な7リツズフロツクと、前記一定時間が経
過する毎に前記フリップフロップが既にセットされてい
る場合にカウントされるカウンタと、該カウンタが一定
数をカウントした場合に、割り込みを発生させるための
手段とを備えることを特徴とするプログラム制御装置。
It is set and reset every time a certain period of time passes by program 2.
a 7-bit clock that can be programmed by the program; a counter that counts when the flip-flop is already set every time the predetermined time period elapses; and an interrupt that generates an interrupt when the counter counts a predetermined number. A program control device comprising means for.
JP57144316A 1982-08-20 1982-08-20 Program controller Pending JPS5935250A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57144316A JPS5935250A (en) 1982-08-20 1982-08-20 Program controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57144316A JPS5935250A (en) 1982-08-20 1982-08-20 Program controller

Publications (1)

Publication Number Publication Date
JPS5935250A true JPS5935250A (en) 1984-02-25

Family

ID=15359250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57144316A Pending JPS5935250A (en) 1982-08-20 1982-08-20 Program controller

Country Status (1)

Country Link
JP (1) JPS5935250A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01263740A (en) * 1988-04-13 1989-10-20 Nec Corp Micro-computer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01263740A (en) * 1988-04-13 1989-10-20 Nec Corp Micro-computer

Similar Documents

Publication Publication Date Title
JPH0346854B2 (en)
JPS5983254A (en) Watchdog timer
RU2432601C2 (en) Method of introducing determinism among multiple clock intervals
JP2001318807A (en) Method and device for controlling task switching
JPS5935250A (en) Program controller
JPH11259340A (en) Reactivation control circuit for computer
JPS6218939B2 (en)
JPS58181160A (en) Controlling system of emergency operation
JPS5916054A (en) Microprocessor
JPS6051141B2 (en) Program runaway detection method
CN111597016B (en) System task time protection method, system, storage medium and terminal
US20220415405A1 (en) Memory-control circuit and method for controlling erasing operation of flash memory
JP2731386B2 (en) Control device
JPS60124746A (en) Data processing unit
JPH0149975B2 (en)
JPS6349855A (en) Detecting device for interruption cycle abnormality of cpu
JPS62152048A (en) Monitor circuit for runaway
JPS60140440A (en) Central processing unit
JPS6128144A (en) Executing device of tracing
JPS63155330A (en) Microprogram controller
JPH04106637A (en) Stall detection circuit
JPH04225432A (en) Interruption processing time control system for one-chip microcomputer
JP2000347880A (en) Interruption controller and microcomputer
JPH04148430A (en) Time out control system in emulator
JPH04270441A (en) Data processor