JPS63201828A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、情報処理装置の制御記憶管理方式に１゜係り
、特に速度の異なる複数の制御記憶を備える。

場合に好適な処理の割り当て方法に関する。　　。

〔従来の技術〕

動作速度の異なる制御記憶を持つ従来の装置は、特開昭
５６−１４３５０号公報に記載のように、高速動２゜作
可能な制御記憶及び低速動作の制御記憶とでフ゛イール
ド形式が異なっており、ある命令処理部分。

を低速部から高速部へ移すような場合、マイクロ。

プログラムの再作成が必要となる。そのため前記。

変更は容易ではなく、命令使用頻度に応じた移動は困難
である。また別の方法として、特開昭５７−。

１９９０４９号記載のように、内容の固定した読み出し
。

専用記憶及び主記憶からページインされる書き込゛み可
能記憶（ＷＣＳ）を備え、使用頻度の高い命令・の処理
部分ができるだけＷＣＳに存在するように１・・置き換
えを制御する方法がある。

〔発明が解決しようとする問題点〕

一般に情報処理装置では、高速で動作する必要。

のある処理と、比較的低速に処理をしても装置全。

体としての性能低下にはつながらない処理の両者１、が
存在する。さらに高速な処理が必要な部分は比。

較的単純な操作であることが多いため、制御記憶。

を、高速少容量な部分と低速大容量の部分に分け。

ることにより、一種類の制御記憶で構成した場合。

に比較して、少ないハードウェア量で高い性能を。

得ることができる。この方式で問題となるのは、。

第一にどのような処理を高速制御記憶に割り当て゛るか
を決定することにある。これは同一の装置で゛あっても
使用状況により異なり、最適な割り当て。

を固定的に決めることは極めて困難である。第二５は上
記割り当てが決定した場合、それに従って制。

御記憶の再配置を行う方法である。本発明の目的・は、
比較的少ないハードウェア量で前記ふたつの・問題点を
解決することにある。

〔問題点を解決するための手段〕ｌＯ 上記目的は、同一のフィールド形式を持つ高速。

及び低速制御記憶、動作中に実行される命令の頻。

、度を測定する機構、命令頻度に応じてどの処理部。

分を高速制御記憶に割り当てるかを決定し制御記。

憶へのマイクロプログラムロード時に割り当てに、。

従ってマイクロプログラムを配置する機構を備え、測定
機構により得られた結果を保存し、次のマイ。

クロプログラムロード時に割り当てに従って制御。

記憶ヘロードすることにより達成される。

〔作用〕２゜ 命令頻度測定機構は、その装置が使用される状。

態においてどのような命令が多く実行されるかを。

測定する。この結果を用いて出現頻度の高い命令゛処理
を高速制御記憶に、出現頻度の低い命令処理゛を低速制
御記憶に割り当てることが決定できる。

次に上記決定に従い制御記憶へのマイクロプログ。

ラムロード時に、高速制御記憶と低速制御記憶へ。

゛　の割り当てを変更してロードする。

〔実施例〕

以下、本発明の一実施例を＠１図により説明す１・）る
。第１図は情報処理装置内で本発明に関連する。

制御記憶関連の部分を示したものである。まず初。

めに装置の電源投入時にサービスプロセッサ９（以。

下５ＶＰ）の制御下の磁気ディスク装置１０（以下。

ＤＫ）より、マイクロプログラムが高速制御記憶、。

６（以下高速Ｃ８）及び低速制御記憶７（以下低。

速Ｃ８）にロードされる。この時の高速Ｃ８及び。

低速Ｃ８への処理部の割り当ては、装置設計時に決定さ
れた標準的割り当てを用いる。命令処理が開始されると
、主記憶より命令が命令バッフアレ。。

・　３　・ ジスタ１に取り出され、命令レジスタ２（以下Ｉ　Ｒ）
゛及びアドレス生成論理３に送られる。アドレス生゛成
論理は実行を開始すべきマイクロプログラムの。

先頭アドレスを決定し、それをＣＳアドレスレジ。

スタ４（以下Ｃ８ＡＲ）へ送る。Ｃ８ＡＲの内容５は第
２図に示すように、最上位ビットが高速Ｃ８゜を用いる
か低速Ｃ８を用いるかを示している。第。

２図は、高速Ｃ８が４ＫＷ、低速ａＳが３２ＫＷの例゛
である。Ｃ８ＡＲの値は高速Ｃ８及び低速Ｃ８へ。

送られ対応したアドレスのデータが読み出されるＪＯ読
み出されたデータは、Ｃ８ＡＲの最上位ビット・によっ
て選択された後、ＣＳデータレジスタ８（以・下Ｃ３Ｄ
Ｒ）ヘセットされる。高速Ｃ８と低速Ｃ８・の動作速度
の差はＣ３ＤＲをセットするタイミン・グな変えること
によって吸収されるため、ＣＳ　Ｄ　Ｒ＋ｓの値に応じ
て各種動作を行う他の部分は、そのマ。

イクロ命令が高速Ｃ８に割り当てられているのか、。

低速Ｃ８に割り当てられているのかを意識する必。

要はない。こうして上記のように高速Ｃ８及び低。

速Ｃ８の識別をＣＳアドレスの特定のビットを用、。

・　４　・ いて行うことにより、両者の差は処理速度及びマイクロ
プログラムのアドレス割り付けだけとなり、゛本発明の
ようにある処理が高速Ｃ８と低速Ｃ８と゛の間で移動さ
れる可能性のある場合でもその変更゛に併なって他の要
素を変更する必要が無いという特徴が得られる。

上記のように命令処理が開始されると、その命゛令出現
頻度を求める必要がある。これは一定時間゛間隔で命令
処理を中断させ、その直前に実行して゛いた命令の命令
コードをＬＲより読み出し、処理１１’１装置内にある
読み書き可能記憶であるローカル記憶５（以下ＬＳ）の
その命令コードに対応する番・地の内容を１増加させる
ことにより行う。上記中・断間隔に比べて充分長い時間
後には、ＬＳ内の命令コード対応番地の値は、各命令の
処理にどれだ１゜けの時間が費やされているかを示すデ
ータとなる。

そこでこのデータを一定周期でＳＶＰに読み出し。

編集後ＤＫに記憶することにより、処理装置が実。

際に動作状態にある時の命令頻度を得ることがで。

きる。この方式によれば、ＬＳへのデータ収集及２ｎび
ＳＶＰへの読み出しとも、処理装置の命令実行。

速度に比較し極めて低い頻度でしか発生しないよ。

うにできるため、命令処理を中断しマイクロプロ。

グラムを利用して上記動作を行っても性能低下は。

無視し得るという特徴がある。　　　　　　　　′前記
のようにして収集されたデータは次のマイ。

クロプログラムロード時に、Ｃ８割り当てを決定。

するために使用する。マイクロプログラムロード時に命
令頻度データが存在しそれによる再割り当。

てを行う場合、ＳｖＰにより以下のような処理を１０行
う。まず割り当て単位毎の頻度を求める。これ・は命令
側々に高速Ｃ８・低速Ｃ８の割り当てを行・うと割り付
は時の変更工数が多くなるのでそれを・防ぐために行う
もので、浮動小数点演算命令・十・逆演算命令のように
命令を何種類かに分類し、そ１５れぞれのグループの割
り付けを行うための準備で。

ある。このグループ内の命令はできるだけ同じよ。

うな頻度を持つ命令同志を集める必要がある。こ。

うして各グループ毎の出現頻度が得られたならば、その
頻度の高いグループから順に高速Ｃ８へ割り、。

当ててい（。マイクロ命令がロードされるアドレ。

スによって内容を変える必要がある（分岐アドレ゛ス等
）場合は、その変更を行う。このようにして。

高速Ｃ８が全て使用された後は、残りの処理部分。

を低速Ｃ８に割り当てる。なお本実施例では、ア“ドレ
ス生成論理を割り当てに応じて変更したいた。

め各命令処理の第１ステツプは常に高速Ｃ８に割。

り当て、それが低速Ｃ８に割り当てられた場合に゛は、
第２ステツプ以降を低速Ｃ８に割り当てる方゛式として
いる。　　　　　　　　　　　　　　　　１′〕このよ
うにして本実施例によれば、特別な付加。

ハードウェアをほとんど必要とせずに、２種類の・動作
速度の異なる制御記憶を備える情報処理装置・での、好
適な制御記憶の割り当てを行うことかで・きる。　　　
　　　　　　　　　　　　　　　　　　　１５また前記
実施例では、命令頻度データとして単。

−のものを想定していたが、装置の運用上頻度が。

ある傾向を持って変化することが予想できる場合。

（例えば昼間のオンライン処理と夜間のバッチ処。

理）、それぞれの頻度データを分けて取り扱い、９・　
７　・ 処理の切り替わり時点で制御記憶の内容を対応す。

る頻度データに応じて再割り当てを行うことかで。

きる。この方法によれば命令の頻度が大きく変化。

するような場合であってもそれが予測できれば、。

好適な制御記憶の割り当てを実現できる。　　　５また
、本発明の他の実施例として、ＬＳの更新゛を命令読み
出しと同時にハードウェアで行うこと。

により命令処理の実行を中断せずに前記命令頻度゛を測
定する情報処理装置を実現できる。

さらに、本発明の他の実施例として、あらかじＩＱめ命
令出現頻度の異なる数種類のパターンに対応・するＣＳ
ファイルを数面用意し、測定された頻度・のパターンに
近いＣＳファイルを次のマイクロブ。

ログラムロード時に用いるＣＳアドレス再割り付。

け方式を有する情報処理装置を本発明の前記実施、５例
と同一のハードウェアで実現できる。

〔発明の効果〕

本発明によれば、ハードウェア量をほとんど増。

加させずに動作速度の異なる制御記憶間での好適。

な処理の割り当てが実現できるので、開発時点で、。

・　８　・ はその処理装置の使用される状況が不明確である゛場合
や、明確であっても多様な状況下で使用され。

る場合に、効率の良い処理を実現できる。　　　。

【図面の簡単な説明】

第１図は本発明の一実施例の情報処理装置の構゛成図、
第２図は第１図におけるＣＳアドレスレジ“スタのフォ
ーマット図である。 １・・・命令バッファレジスタ、 ２・・・命令レジスタ、　　３・・・アドレス生成論理
、４・・・ＣＳアドレスレジスタ、　　　　　　　　　
１・□５・・・ローカル記憶、　　６・・・高速制御記
憶、７・・・低速制御記憶、　　８・・・ＣＳデータレ
ジスター９・・・サービスプロセッサ、 １０・・・磁気ディスク。

Claims (1)

【特許請求の範囲】
1. １、動作速度の異なる複数の制御記憶を備える情報処理
   装置において、動作中に実行される各命令の出現頻度を
   測定する手段と、該測定手段により測定された出現頻度
   に応じて複数の制御記憶のマイクロプログラムの再配置
   を行う手段を有し、制御記憶へのマイクロプログラムロ
   ード時に、前記手段により再配置されたマイクロプログ
   ラムのロードを行うことを特徴とする情報処理装置。