JPS63197218A - プライオリテイ・エンコ−ダ - Google Patents
プライオリテイ・エンコ−ダInfo
- Publication number
- JPS63197218A JPS63197218A JP3031587A JP3031587A JPS63197218A JP S63197218 A JPS63197218 A JP S63197218A JP 3031587 A JP3031587 A JP 3031587A JP 3031587 A JP3031587 A JP 3031587A JP S63197218 A JPS63197218 A JP S63197218A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- mask
- zero
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000010606 normalization Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、正規化の処理を行なう際に用いられるデータ
の有効ビットの最上位を検索する装置に関するものであ
り、処理を入力されたデータによらず、一定の時間に行
なうものである。
の有効ビットの最上位を検索する装置に関するものであ
り、処理を入力されたデータによらず、一定の時間に行
なうものである。
従来の技術
計算機などでは、計算の途中で比較的下位のビットに有
効なデータが位置するに至った時、符号の延長のビット
を削って、有効ビットを上位に上げる正規化の処理を行
なうことが多い。特に、固定小数点体系から、広いレン
ジの値を扱うことのできる浮動小数点体系への変換は、
正規化の処理そのものである。この時、データの有効ビ
ットの最上位を検索するプライオリティエンコーダの働
き（以後、これを最上位有効ビット検索と称する）をす
る装置が必要である。従来の最上位有効ビット検索の処
理をするプライオリティ・エンコーダとしては、最上位
ビットよりデータを順次調べていくものが特開昭６０−
５３７号公報に示されている。第５図に同公報で従来例
として上げられているプライオリティ・エンコーダを示
す。この公報の発明も同公報に従来例として上げられて
いるものも入力データを最上位ビットより順次調べてい
（といった概念は同じなので、ここでは説明のしやすい
第５図の例で説明する。１２は入力レジスタ１０に格納
されているデータを１ビツトずつ左にシフトアップする
シフト回路であり、ＥｘＣＬ［ＪＳＩＶＥ ＯＲゲート
１４は前記入力レジスタの値の最上位ビットとそのすぐ
下位の値が一致しているかを調べるゲートである。レジ
スタ２０は、前記ゲートの出力が′Ｏ′となる回数が格
納される構成になっている。この様に構成されたプライ
オリティ・エンコーダの動作を第６図に示す。まず３０
で出力レジスタ２０をクリアしておき、入力データをレ
ジスタ１０に代入する。入力データは。
効なデータが位置するに至った時、符号の延長のビット
を削って、有効ビットを上位に上げる正規化の処理を行
なうことが多い。特に、固定小数点体系から、広いレン
ジの値を扱うことのできる浮動小数点体系への変換は、
正規化の処理そのものである。この時、データの有効ビ
ットの最上位を検索するプライオリティエンコーダの働
き（以後、これを最上位有効ビット検索と称する）をす
る装置が必要である。従来の最上位有効ビット検索の処
理をするプライオリティ・エンコーダとしては、最上位
ビットよりデータを順次調べていくものが特開昭６０−
５３７号公報に示されている。第５図に同公報で従来例
として上げられているプライオリティ・エンコーダを示
す。この公報の発明も同公報に従来例として上げられて
いるものも入力データを最上位ビットより順次調べてい
（といった概念は同じなので、ここでは説明のしやすい
第５図の例で説明する。１２は入力レジスタ１０に格納
されているデータを１ビツトずつ左にシフトアップする
シフト回路であり、ＥｘＣＬ［ＪＳＩＶＥ ＯＲゲート
１４は前記入力レジスタの値の最上位ビットとそのすぐ
下位の値が一致しているかを調べるゲートである。レジ
スタ２０は、前記ゲートの出力が′Ｏ′となる回数が格
納される構成になっている。この様に構成されたプライ
オリティ・エンコーダの動作を第６図に示す。まず３０
で出力レジスタ２０をクリアしておき、入力データをレ
ジスタ１０に代入する。入力データは。
シフト回路１２で符号ビットを１ビヴトずつ削つｒイ＜
、 ＥＸＣＬＵＳＩＶＥ ＯＲゲート１４では、テー
タノ最上位ビット（符号）とは違った値を持つビットを
抽出しく第６図３１）、インクリメント回路２２により
このビット数を１ビツトずつ数える（第６図３２）。第
５図、第６図における出力Ａが仮数部、ｍが指数部とな
る。
、 ＥＸＣＬＵＳＩＶＥ ＯＲゲート１４では、テー
タノ最上位ビット（符号）とは違った値を持つビットを
抽出しく第６図３１）、インクリメント回路２２により
このビット数を１ビツトずつ数える（第６図３２）。第
５図、第６図における出力Ａが仮数部、ｍが指数部とな
る。
発明が解決しようとする問題点
しかしながら、前記のような構成では、入力データの値
によって処理時間が異なる。符号ビットのすぐ下が有効
ビットの場合は１サイクルの時間で処理ができるが、最
上位にしか有効なビットがないｎビットのデータの場合
は処理に（ｎ−２）サイクルの時間がかかる。
によって処理時間が異なる。符号ビットのすぐ下が有効
ビットの場合は１サイクルの時間で処理ができるが、最
上位にしか有効なビットがないｎビットのデータの場合
は処理に（ｎ−２）サイクルの時間がかかる。
本発明はかかる点に鑑み、簡単な装置を用いて、最上位
有効ビット検索の処理をデータによらずにＩｏｇ２ｎサ
イクルで行なうプライオリティ・エンコーダを提供する
ことを目的とする。
有効ビット検索の処理をデータによらずにＩｏｇ２ｎサ
イクルで行なうプライオリティ・エンコーダを提供する
ことを目的とする。
問題点を解決するための手段
本発明は、判定するデータを入力する入力レジスタと、
前記入力レジスタの出力の最下位ビットより複数個のビ
ットにマスクをかけて出力するマスク生成部と、前記マ
スク生成部の出力を入力としゼロかゼロ以外かを判定し
てゼロフラグを出力するゼロ判定部と、前記ゼロ判定部
のゼロフラグを入力とし、前記マスク生成部がマスクを
かけるビットの個数をｆｌＩ４Ｉｌ！するマスク制御部
とを備えたプライオリティ・エンコーダである。
前記入力レジスタの出力の最下位ビットより複数個のビ
ットにマスクをかけて出力するマスク生成部と、前記マ
スク生成部の出力を入力としゼロかゼロ以外かを判定し
てゼロフラグを出力するゼロ判定部と、前記ゼロ判定部
のゼロフラグを入力とし、前記マスク生成部がマスクを
かけるビットの個数をｆｌＩ４Ｉｌ！するマスク制御部
とを備えたプライオリティ・エンコーダである。
作用
本発明は前記した構成により、ｎビットの入力データに
対し、まず、入力データの最下位ビットよりｎ／２個の
ビットにマスクをかけたデータがゼロかどうかを判定し
、もしゼロであればマスクをかけるビットの個数をｎ
／ ４にし、ゼロでなければ個数を３ｎ／４にして、今
度はその個数だけ入力データの最下位ビットよりマスク
をかけたデータを判定する。マスクをかけるビットの個
数は、ゼロ判定の結果を用いて本検索的に変化させる。
対し、まず、入力データの最下位ビットよりｎ／２個の
ビットにマスクをかけたデータがゼロかどうかを判定し
、もしゼロであればマスクをかけるビットの個数をｎ
／ ４にし、ゼロでなければ個数を３ｎ／４にして、今
度はその個数だけ入力データの最下位ビットよりマスク
をかけたデータを判定する。マスクをかけるビットの個
数は、ゼロ判定の結果を用いて本検索的に変化させる。
この個数だけ入力データの最下位ビットよりマスクをか
けたデータがゼロかどうかを判定してい（ことにより、
最上位有効ビット検索の処理を実現する。
けたデータがゼロかどうかを判定してい（ことにより、
最上位有効ビット検索の処理を実現する。
実施例
第１図は本発明の第１の実施例におけるプライオリティ
・エンコーダの構成図を示すものである。１は入力デー
タＸを格納する入力レジスタ、２は前記入力レジスタの
値の最下位ビットより指定個数のビットにマスクをかけ
て出力するマスク生成部、３は前記マスク生成部の出力
がゼロの時に゛１゛ゼロ以外の時に′Ｏ°を出力するゼ
ロ判定部、４は前記ゼロ判定部の出力により前記マスク
生成部のマスクをかけるビットの個数を本検索的に変化
させるマスク制御部である。
・エンコーダの構成図を示すものである。１は入力デー
タＸを格納する入力レジスタ、２は前記入力レジスタの
値の最下位ビットより指定個数のビットにマスクをかけ
て出力するマスク生成部、３は前記マスク生成部の出力
がゼロの時に゛１゛ゼロ以外の時に′Ｏ°を出力するゼ
ロ判定部、４は前記ゼロ判定部の出力により前記マスク
生成部のマスクをかけるビットの個数を本検索的に変化
させるマスク制御部である。
以上のように構成された本実施例のプライオリティ・エ
ンコーダについて、以下その動作を入力が’００１０１
００’の時を例にあげて説明する。
ンコーダについて、以下その動作を入力が’００１０１
００’の時を例にあげて説明する。
この時、入力が８ビツトのデータ幅なので、マスク制御
部４は第２図の木構造に沿って変化する。
部４は第２図の木構造に沿って変化する。
マスク制御部４は、ゼロ判定部３の出力が１°の時は木
構造に沿って右に降り、０°の時は左に降りたところの
値を出力する。第３図に各サイクルでのデータの流れを
示す。
構造に沿って右に降り、０°の時は左に降りたところの
値を出力する。第３図に各サイクルでのデータの流れを
示す。
１サイクル目、マスク制御部４は第２図の木構造の最初
の値゛４′を出力し、入力データの下位４ビットがマス
クされ、’ｏｏｏ １ｏｏｏｏ’がゼロ判定部３に入力
される。その結果、ゼロ判定部３は判定結果゛０゛を出
力する。２サイクル目１マスク制御部４ではこの判定結
果をうけ、第２図の木構造を左に降り６゛を出力する。
の値゛４′を出力し、入力データの下位４ビットがマス
クされ、’ｏｏｏ １ｏｏｏｏ’がゼロ判定部３に入力
される。その結果、ゼロ判定部３は判定結果゛０゛を出
力する。２サイクル目１マスク制御部４ではこの判定結
果をうけ、第２図の木構造を左に降り６゛を出力する。
入力データは下位６ビツトがマスクされ、’ｏｏｏｏｏ
ｏｏｏ’がゼロ判定部３に入力され、判定結果は１゛と
なる。３ザイクル目、マスク制御部の出力は５゛となり
入力データは下位５ビツトがマスクされ０ｏｏｏｏｏｏ
ｏ’がゼロ判定部３に入力され、判定結果は１゛となり
、よって二進水の最終結果゛４゛を得る。この４″は入
力データの最上位から調べて一番初め４こ１゛のセット
されているビットの位置（最下位ビットから０．１，２
． ・・・と数えた時のビット位）を示している。
ｏｏｏ’がゼロ判定部３に入力され、判定結果は１゛と
なる。３ザイクル目、マスク制御部の出力は５゛となり
入力データは下位５ビツトがマスクされ０ｏｏｏｏｏｏ
ｏ’がゼロ判定部３に入力され、判定結果は１゛となり
、よって二進水の最終結果゛４゛を得る。この４″は入
力データの最上位から調べて一番初め４こ１゛のセット
されているビットの位置（最下位ビットから０．１，２
． ・・・と数えた時のビット位）を示している。
第２の実施例として第１図のマスク生成部２を、ビット
フィールドのマスクパターンを作成するマスクデータ部
とＡＬＵとで構成したものを示す。第４図はその構成図
で、第１図と同じ部分には同じ符号が付しである。２１
は最下位のビットより指定個数のビットを°０゛としそ
れより上位のビットを１゛とじたマスクパターンを作成
するマスクデータ部、２３は入力レジスタ１と前記マス
クデータ８２１の出力を入力とするＡＬＵである。ＡＬ
Ｕ２３として、入力データＸが正の時に入力データとマ
スクデータ部２１の出力の論理積を出力し、入力データ
Ｘが正の時に入力データの１の補数とマスクデータ部２
１の出力の論理積を出力できるもの（例えば、ＴＴＬ７
４１８１）を使用することによって、正負の入力データ
Ｘの処理が実現できる。その他の動作は第１の実施例と
同じである。
フィールドのマスクパターンを作成するマスクデータ部
とＡＬＵとで構成したものを示す。第４図はその構成図
で、第１図と同じ部分には同じ符号が付しである。２１
は最下位のビットより指定個数のビットを°０゛としそ
れより上位のビットを１゛とじたマスクパターンを作成
するマスクデータ部、２３は入力レジスタ１と前記マス
クデータ８２１の出力を入力とするＡＬＵである。ＡＬ
Ｕ２３として、入力データＸが正の時に入力データとマ
スクデータ部２１の出力の論理積を出力し、入力データ
Ｘが正の時に入力データの１の補数とマスクデータ部２
１の出力の論理積を出力できるもの（例えば、ＴＴＬ７
４１８１）を使用することによって、正負の入力データ
Ｘの処理が実現できる。その他の動作は第１の実施例と
同じである。
発明の詳細
な説明したように、本発明によれば処理時間がデータに
よらず一定である。ｎビットの入力データなら、ｌｏｇ
ｓｎの処理時間で最上位有効ビット検索の処理を行なう
ことができ、入力データ幅ｎが太き（なると平均的にい
っても処理時間が速（なる。またＡＬＵなどを共用化す
ａｌｌアとができるので、簡単なハードウェアを追加す
るだけですみ、その実用的効果は大きい。
よらず一定である。ｎビットの入力データなら、ｌｏｇ
ｓｎの処理時間で最上位有効ビット検索の処理を行なう
ことができ、入力データ幅ｎが太き（なると平均的にい
っても処理時間が速（なる。またＡＬＵなどを共用化す
ａｌｌアとができるので、簡単なハードウェアを追加す
るだけですみ、その実用的効果は大きい。
第１図は本発明における第１の実施例のプライオリティ
・エンコーダの構成図、第２図は同実施例のマスク制御
部の動作説明図、第３図は同実施例の動作説明図、第４
図は本発明にお１ｊる第２の実施例のプライオリティ・
エンコーダの構成図、第５図は従来のプライオリティ・
エンコーダの構成図、第６図は従来のプライオリティ・
エンコーダの動作説明図ある。 Ｊ、・・・入力レジスタ、２・・・マスク生成部、３・
・・ゼロ判定部、４・・・マスク制御部。 代理人の氏名 弁理士 中尾敏男ほか１名第１図 第２図 第３図 第４図 Ｘ 第５図 嬉６図
・エンコーダの構成図、第２図は同実施例のマスク制御
部の動作説明図、第３図は同実施例の動作説明図、第４
図は本発明にお１ｊる第２の実施例のプライオリティ・
エンコーダの構成図、第５図は従来のプライオリティ・
エンコーダの構成図、第６図は従来のプライオリティ・
エンコーダの動作説明図ある。 Ｊ、・・・入力レジスタ、２・・・マスク生成部、３・
・・ゼロ判定部、４・・・マスク制御部。 代理人の氏名 弁理士 中尾敏男ほか１名第１図 第２図 第３図 第４図 Ｘ 第５図 嬉６図
Claims (2)
- （１）判定するデータを入力する入力レジスタと、前記
入力レジスタの出力の最下位ビットより複数個のビット
にマスクをかけて出力するマスク生成部と、前記マスク
生成部の出力を入力としゼロかゼロ以外かを判定してゼ
ロフラグを出力するゼロ判定部と、前記ゼロ判定部のゼ
ロフラグを入力とし前記マスク生成部がマスクをかける
ビットの個数を制御するマスク制御部とを備え、前記入
力レジスタに格納されたデータの有効ビットの最上位ビ
ットの検索を木検索法で行なうプライオリティ・エンコ
ーダ。 - （２）マスク生成部を、マスクパターンを作成するマス
クデータ部と、前記マスクデータ部と入力レジスタの出
力を入力とするＡＬＵとを用いて構成した特許請求の範
囲第１項記載のプライオリティ・エンコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031587A JPS63197218A (ja) | 1987-02-12 | 1987-02-12 | プライオリテイ・エンコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031587A JPS63197218A (ja) | 1987-02-12 | 1987-02-12 | プライオリテイ・エンコ−ダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197218A true JPS63197218A (ja) | 1988-08-16 |
Family
ID=12300362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031587A Pending JPS63197218A (ja) | 1987-02-12 | 1987-02-12 | プライオリテイ・エンコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197218A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0477652A2 (de) * | 1990-09-28 | 1992-04-01 | Siemens Aktiengesellschaft | Verfahren zur wertigkeitsgesteuerten Verarbeitung von Informationen bzw. Prozessen in einem Kommunikationssystem |
| WO2010061864A1 (en) * | 2008-11-25 | 2010-06-03 | Nec Corporation | Signal processing circuit |
-
1987
- 1987-02-12 JP JP3031587A patent/JPS63197218A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0477652A2 (de) * | 1990-09-28 | 1992-04-01 | Siemens Aktiengesellschaft | Verfahren zur wertigkeitsgesteuerten Verarbeitung von Informationen bzw. Prozessen in einem Kommunikationssystem |
| WO2010061864A1 (en) * | 2008-11-25 | 2010-06-03 | Nec Corporation | Signal processing circuit |
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