JPS63193546A - Composite semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の半導体装置を有する複合半導体装置に
おいて、これらの半導体装置間を電気的に接続する構造
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a structure for electrically connecting semiconductor devices in a composite semiconductor device having a plurality of semiconductor devices.
従来、半導体基板上に形成された半導体装置(以下、第
1の半導体装置と称す。)と、同一基板上に形成された
別の半導体装置(以下、第2の半導体装置と称す。)と
を各々異なる導電型の層を介して接続する場合に、これ
らのp型頭域とn型領域を金属電極を用いて接続する方
法が用いられてきた。この方法を第3図に示す。図にお
いて。Conventionally, a semiconductor device formed on a semiconductor substrate (hereinafter referred to as a first semiconductor device) and another semiconductor device formed on the same substrate (hereinafter referred to as a second semiconductor device) are used. When connecting through layers of different conductivity types, a method has been used in which the p-type head region and the n-type region are connected using a metal electrode. This method is illustrated in FIG. In fig.
22は半導体基板、1はp型GaAs層、2はn型Ga
As層、3.4はオーム性金属電極、5は第1の半導体
装置、6は第2の半導体装置、23は配線用金属である
。しかしこの方法では、第3図に示すように、接続に広
い面積を要するため、素子の高密度化を制限していた。22 is a semiconductor substrate, 1 is a p-type GaAs layer, 2 is an n-type Ga
3.4 is an ohmic metal electrode; 5 is a first semiconductor device; 6 is a second semiconductor device; 23 is a wiring metal. However, as shown in FIG. 3, this method requires a large area for connection, which limits the ability to increase the density of elements.
一方、これを解決するために、高濃度に不純物を添加し
たpn接合、いわゆるトンネル接合により接続する方法
も用いられていた。この原理をエネルギーバンド図を用
いて示すと第4図のようになり1図中の矢印に示すよう
にトンネル電流が流れることにより半導体装置相互が接
続される。図で、1はp型GaAs層、2はn型GaA
s層である。On the other hand, in order to solve this problem, a method of connecting by a pn junction doped with impurities at a high concentration, a so-called tunnel junction, has also been used. This principle is illustrated using an energy band diagram as shown in FIG. 4, and semiconductor devices are connected to each other by tunneling current flowing as shown by the arrows in FIG. 1. In the figure, 1 is a p-type GaAs layer, 2 is an n-type GaA layer
It is the s layer.
この方法を用いると、第5図に示すように複数の半導体
装置を縦積みすることができ、不必要な領域を低減する
ことができる。図で、5は第1の半導体装置、6は第2
の半導体装置、24はトンネル接合である。By using this method, a plurality of semiconductor devices can be stacked vertically as shown in FIG. 5, and unnecessary areas can be reduced. In the figure, 5 is the first semiconductor device and 6 is the second semiconductor device.
24 is a tunnel junction.
しかし、禁制帯幅が大きい半導体、例えばGaAsを材
料として用いた半導体装置では、ドーズ量を増加したり
して、トンネル障壁の厚さを低減するのには限界があり
、十分に低い抵抗を有し、かつ十分な電流密度がとれる
接続は得られなかった。However, in semiconductor devices that use semiconductors with a large forbidden band width, such as GaAs, there is a limit to reducing the thickness of the tunnel barrier by increasing the dose. However, a connection with sufficient current density could not be obtained.
上述のように、従来技術においては、複数の半導体装置
間を、広い面積を要せず、また、十分に低抵抗、かつ十
分な電流密度で接続することはできなかった。As described above, in the prior art, it has not been possible to connect a plurality of semiconductor devices without requiring a large area, with sufficiently low resistance, and with sufficient current density.
本発明の目的は、各種の複合半導体装置を高速化、高性
能化するために必要不可欠な、半導体装置間を、面積を
増加することなく、低抵抗、かつ高電流密度で接続する
技術を提供することにある。The purpose of the present invention is to provide a technology for connecting semiconductor devices with low resistance and high current density without increasing the area, which is essential for increasing the speed and performance of various composite semiconductor devices. It's about doing.
本発明は、半導体装置間をpn接合(トンネル接合)を
用いて接続する場合において、組成を徐々に変化させる
ことにより禁制帯幅を徐々に変化させた中間層(バッフ
ァN)を介して、狭禁制帯幅を有する半導体のpn接合
を用いることを要旨とする。すなわち、本発明の複合半
導体装置は、半導体基板の上に設けられた第1の半導体
装置の上に、禁制帯幅が上記第1の半導体装置から離れ
る方向に向かって連続的に小さくなる組成変化をさせた
n型不純物、もしくはn型不純物を添加した第1のバッ
ファ層が積層され、上記第1のバッファ層の上に禁制帯
幅が上記第1の半導体装置から離れる方向に向かって連
続的に大きくなる組成変化をさせ、上記第1のバッファ
層と反対の導電型の不純物を添加した第2のバッファ層
が積層され、かつ上記第2のバッファ層上に第2の半導
体装置が設けられていることを特徴とする。In the case of connecting semiconductor devices using a pn junction (tunnel junction), the present invention provides a method for connecting semiconductor devices using a narrow band via an intermediate layer (buffer N) whose forbidden band width is gradually changed by gradually changing the composition. The gist is to use a semiconductor pn junction having a forbidden band width. That is, the composite semiconductor device of the present invention has a composition change on a first semiconductor device provided on a semiconductor substrate such that the forbidden band width decreases continuously in the direction away from the first semiconductor device. A first buffer layer doped with n-type impurities or doped with n-type impurities is laminated, and a forbidden band width is continuous in a direction away from the first semiconductor device on the first buffer layer. A second buffer layer is laminated with impurities having a conductivity type opposite to that of the first buffer layer, and a second semiconductor device is provided on the second buffer layer. It is characterized by
本発明の構成のエネルギーバンド図は、第6図に示すよ
うになる。つまり、トンネル接合におけるトンネル電流
は、禁制帯幅の減少とともに指数関数的に増加するため
1本発明を用いることにより、従来法に比べ、極めて低
抵抗な半導体装置間接続の形成が可能であるとともに、
十分な電流密度を得ることができる。また、本発明によ
る接続方法は、半導体装置を縦積みするので、面積の増
加はない。The energy band diagram of the configuration of the present invention is shown in FIG. In other words, since the tunnel current in a tunnel junction increases exponentially as the forbidden band width decreases, by using the present invention, it is possible to form connections between semiconductor devices with extremely low resistance compared to conventional methods. ,
Sufficient current density can be obtained. Furthermore, since the connection method according to the present invention stacks semiconductor devices vertically, there is no increase in area.
実施例 1
第1図は、G a A s基板上にGaAs太陽電池と
M(1,3Gao、7As太陽電池を製作した本発明の
第1の実施例の概略断面図である。Example 1 FIG. 1 is a schematic cross-sectional view of a first example of the present invention in which a GaAs solar cell and an M (1,3 Gao, 7 As solar cell) were fabricated on a GaAs substrate.
図において、9はn型GaAs基板、2はn型GaAs
層、1はP型GaAsJlで、2および1により第1の
半導体装置、すなわちGaAs太陽電池が構成される6
8は第1のバッファ層であり、p型InxGat−xA
S層(p型G a A s層1との界面から第2のバッ
ファ層7との界面に向かってXをX=0→1のように変
化させる。)で構成される。7は第2のバッファ層であ
り、n型I nyGa、−yAsM(第1のバッファ層
8との界面から第2の半導体装置のn型An 0 、3
G a O、? A 8層1oとの界面に向がってy
;1→0のように変化させる。)で構成される。10は
n型AQ。、、 Ga0.t As層、11はp型Al
l。、、Ga0.、As層であり、10および11によ
り第2の半導体装置、すなわちAn G a A s太
陽電池が構成される。13はAuGe/Ni電極、12
はAuZn/Ni電極である。In the figure, 9 is an n-type GaAs substrate, and 2 is an n-type GaAs substrate.
Layer 1 is P-type GaAsJl, and 2 and 1 constitute the first semiconductor device, that is, a GaAs solar cell 6
8 is the first buffer layer, p-type InxGat-xA
It is composed of an S layer (X is changed from X=0 to 1 from the interface with the p-type GaAs layer 1 to the interface with the second buffer layer 7). 7 is a second buffer layer, n-type I nyGa, -yAsM (n-type An 0 , 3 of the second semiconductor device from the interface with the first buffer layer 8);
G a O,? A y towards the interface with 8 layers 1o
; Change from 1 to 0. ). 10 is n-type AQ. ,, Ga0. t As layer, 11 is p-type Al
l. ,,Ga0. , As layers 10 and 11 constitute a second semiconductor device, that is, an An Ga As solar cell. 13 is an AuGe/Ni electrode, 12
is an AuZn/Ni electrode.
まず、n型GaAs基板9上にエピタキシャル成長法を
用いてQaAspn接合(第1の半導体装置)を成長し
、次に、第1のバッファ層8および第2のバッファ層7
を成長させ、次に、An。、。First, a QaAspn junction (first semiconductor device) is grown on an n-type GaAs substrate 9 using an epitaxial growth method, and then a first buffer layer 8 and a second buffer layer 7 are grown.
, and then An. ,.
Ga0.、As p n接合(第2の半導体装置)を成
長させる。最後に、AuGe/Ni電極13およびAu
Zn/Ni電極12を形成して、複合型太陽電池が完成
する。Ga0. , an As p n junction (second semiconductor device) is grown. Finally, AuGe/Ni electrode 13 and Au
A Zn/Ni electrode 12 is formed to complete the composite solar cell.
下の表1は、第1図に示した本実施例の複合半導体装置
の各層のドーパント種、ドーピング量、膜厚を示す表で
ある。Table 1 below shows the dopant type, doping amount, and film thickness of each layer of the composite semiconductor device of this example shown in FIG.
表1
なお、下の表2は、本実施例の装置において、第1のバ
ッファ層8と、第2のバッファ層7の接合面がG a
A sの場合に比べて、本実施例によるInAsにする
ことによる禁制帯幅、電流密度、抵抗値の3点が改善さ
れることを示す表である。Table 1 Table 2 below shows that in the device of this embodiment, the bonding surface between the first buffer layer 8 and the second buffer layer 7 is Ga
This is a table showing that the use of InAs according to the present example improves the three points of forbidden band width, current density, and resistance value compared to the case of As.
以下余白
表ま
ただし、上記抵抗値は、pn接合面積をIIIIII2
とした場合である。The margin table below shows that the above resistance value corresponds to the p-n junction area.
This is the case.
本実施例では、上記のように、GaAs太陽電池とAl
l。、、Ga、、、As太陽電池とを、禁制帯幅が第1
の半導体装置から離れる方向に向かって連続的に小さく
なる組成変化をさせたP型の第1のバッファ層と、禁制
帯幅が第1の半導体装置から離れる方向に向かって連続
的に大きくなる組成変化をさせたn型の第2のバッファ
Mを介在させて接続したことにより、接続部のエネルギ
ーバンド図は。In this example, as described above, a GaAs solar cell and an Al
l. , , Ga, , As solar cells, the forbidden band width is the first
a P-type first buffer layer whose composition changes continuously in a direction away from the first semiconductor device; and a composition whose forbidden band width continuously increases in a direction away from the first semiconductor device. The energy band diagram of the connected portion is as follows because the connection is made with the n-type second buffer M intervening.
第6図に示すようになり、トンネル接合におけるトンネ
ル電流は、禁制帯幅の減少とともに指数関数的に増加す
るので、複数の太陽電池を低抵抗、かつ高電流密度で接
続でき、したがって、変換効率が高く、かつ十分高い電
流密度が得られる舷GaAs/GaAs太陽電池を製作
することができる。As shown in Figure 6, the tunnel current in the tunnel junction increases exponentially as the forbidden band width decreases, so multiple solar cells can be connected with low resistance and high current density, resulting in conversion efficiency. It is possible to manufacture a broadside GaAs/GaAs solar cell that has a high current density and can obtain a sufficiently high current density.
実施例 2
第2図は、InP基板上にInP/InGaAsP半導
体レーザとInk/InGaAsP HBT (ペテロ
接合バイポーラ・トランジスタ)を製作した本発明の第
2の実施例の概略断面図である。Embodiment 2 FIG. 2 is a schematic sectional view of a second embodiment of the present invention in which an InP/InGaAsP semiconductor laser and an Ink/InGaAsP HBT (peterojunction bipolar transistor) are fabricated on an InP substrate.
図において、14はn型InP基板、15はInP/I
nGaAsP埋込みストライプレーザ(第1の半導体装
置)、16は第1のバッファ層であり、p型I n X
G a 1− x A s y Pl−v層(第1の
半導体装置から離れる方向に向かってx = 140.
53、y ;O−) 1のように変化させる。)で構成
される。17は第2のバッファ層であり、n型InuG
a1−uAsvPl−v層(第1の半導体装置から離れ
る方向に向がってu =0.53−+1. v=1→o
のように変化させる。)で構成される。18はn型In
Pバッファ層、19はn型InPコレクタ層、 20は
p型InGaAsPベース層、 21はn型InPエミ
ッタ層であり、18.19゜20.21によって第2の
半導体装置、すなわちInP/InGaAsP HB
Tが構成される。13はAuGe/Ni電極、12はA
uZn/Ni電極である。In the figure, 14 is an n-type InP substrate, 15 is InP/I
nGaAsP buried stripe laser (first semiconductor device), 16 is a first buffer layer, p-type I n
G a 1- x A sy Pl-v layer (x = 140.
53,y;O-) Change as in 1. ). 17 is the second buffer layer, which is n-type InuG
a1-uAsvPl-v layer (u=0.53-+1.v=1→o in the direction away from the first semiconductor device)
Change it like this. ). 18 is n-type In
A P buffer layer, 19 an n-type InP collector layer, 20 a p-type InGaAsP base layer, 21 an n-type InP emitter layer, and 18.19° and 20.21 form the second semiconductor device, that is, InP/InGaAsP HB.
T is constructed. 13 is AuGe/Ni electrode, 12 is A
It is a uZn/Ni electrode.
まず、n型1nP基板14上に通常のInP/InGa
AsP埋込みストライプレーザを製作する1次に、この
上に組成をInPに格子接合するようにInPからI
n、、、、 Ga0.、、 Asまで徐々に変化させた
p型の第1のバッファ層16、I no、、、 Ga0
,4゜AsからInPまで組成を徐々に変化させたn型
の第2のバッファ層17を成長させ、この上に第2の半
導体装置であるHBTの各層を成長させる。最後に、A
uGe/Ni電極13およびAuZn/Ni電極12を
形成してレーザダイオードとHBTの複合半導体装置が
完成する。First, a normal InP/InGa film is placed on the n-type 1nP substrate 14.
The first step is to fabricate an AsP embedded stripe laser.
n, , Ga0. ,, p-type first buffer layer 16 gradually changed to As, I no, , Ga0
, 4°. An n-type second buffer layer 17 whose composition is gradually changed from As to InP is grown, and each layer of the HBT, which is a second semiconductor device, is grown on this second buffer layer 17. Finally, A
A uGe/Ni electrode 13 and an AuZn/Ni electrode 12 are formed to complete a laser diode/HBT composite semiconductor device.
下の表3は、第2図に示した本実施例の複合半導体装置
の各層のドーパント種、ドーピング量。Table 3 below shows the dopant species and doping amounts in each layer of the composite semiconductor device of this example shown in FIG.
膜厚を示す表である。It is a table showing film thickness.
以下余白 表3 なお、下の表4は、本実施例の装置において。Margin below Table 3 Note that Table 4 below is for the apparatus of this example.
第1のバッファ層16と、第2のバッファ層17の接合
面がInPの場合に比べて、本発明によるIna、53
Gao、ntA8にすることによる禁制帯幅、電流密度
、抵抗値の3点が改善されることを示す表である。Compared to the case where the bonding surface between the first buffer layer 16 and the second buffer layer 17 is InP, Ina, 53 according to the present invention
This is a table showing that the three points of forbidden band width, current density, and resistance value are improved by using Gao and ntA8.
表4
ただし、上記抵抗値は、pn接合面積をIIIfi12
とした場合である。Table 4 However, for the above resistance value, the pn junction area is IIIfi12
This is the case.
なお、上記第1、第2の実施例で示した半導体構造体の
各層をエピタキシャル成長する方法としては、ハロゲン
輸送気相成長法、液相成長法、分子線エピタキシャル成
長法、有機金属熱分解法などいずれの方法も使用でき、
成長すべき半導体の種類、性質に応じてこれらのうちか
ら最適の方法を選択して利用することができる。The methods for epitaxially growing each layer of the semiconductor structure shown in the first and second embodiments include halogen transport vapor phase epitaxy, liquid phase epitaxy, molecular beam epitaxial growth, organometallic pyrolysis, etc. You can also use the method
The most suitable method can be selected from these methods depending on the type and properties of the semiconductor to be grown.
また、上記第1、第2の実施例において、第1、第2の
半導体装置、第1、第2のバッファ層はそれぞれ格子整
合していなくても同様の効果が得られる。さらに、半導
体基板を含めて各半導体層には必要なドーパントが含ま
れていても良いことはもちろんである。また、各層の膜
厚、電極金属の種類、各装置の構造等も、全体の構造や
目的に応じて種々変更可能なことは言うまでもない。Further, in the first and second embodiments described above, the same effect can be obtained even if the first and second semiconductor devices and the first and second buffer layers are not lattice matched. Furthermore, it goes without saying that each semiconductor layer including the semiconductor substrate may contain a necessary dopant. Furthermore, it goes without saying that the thickness of each layer, the type of electrode metal, the structure of each device, etc. can be changed in various ways depending on the overall structure and purpose.
以上説明したように、本発明によれば、変換効率が高く
、かつ十分高い電流密度が得られるAnGaAs/Ga
As等の太陽電池を製作することができる。また、レー
ザとトランジスタを複合した、いわゆる0EIC(光電
子集積回路)においても、接続抵抗を低減し、かつ高い
電流密度を得ることができる。さらに、p型半導体とn
型半導体領域を接続するのに、金属電極を必要としない
ため、装置全体の面積を小さくすることができる。As explained above, according to the present invention, AnGaAs/Ga has high conversion efficiency and a sufficiently high current density.
Solar cells such as As can be manufactured. Furthermore, even in a so-called 0EIC (optoelectronic integrated circuit) that combines a laser and a transistor, connection resistance can be reduced and high current density can be obtained. Furthermore, p-type semiconductor and n
Since metal electrodes are not required to connect the semiconductor regions, the overall area of the device can be reduced.
このように、本発明により、複数の半導体装置を極めて
低抵抗で接続でき、従って、各々の素子の特性を低下さ
せることなく、集積化することができるので、多機能半
導体装置の実現が可能となる。As described above, according to the present invention, multiple semiconductor devices can be connected with extremely low resistance, and therefore, they can be integrated without deteriorating the characteristics of each element, making it possible to realize a multifunctional semiconductor device. Become.
第1図は本発明の第1の実施例の複合半導体装置の断面
図、第2図は本発明の第2の実施例の複合半導体装置の
断面図、第3図は従来型の半導体装置接続の断面図、第
4図はGaAspn接合のエネルギーバンド図、第5図
はpn接合型半導体装置接続の断面図、第6図はInx
Ga1−xAs p n接合のエネルギーバンド図であ
る。
1・・・p型GaAs層
2− n型GaAs層
3.4・・・オーム性金属電極
5・・・第1の半導体装置
6・・・第2の半導体装置
7・・・n型InyGa、−yAs層
8−p型工nX G ai −X A 8層9・・・n
型GaAs基板
10・=n型A11,10a、、、 As層11・p型
An6 、30 ao、 7 A 8層12−−・Au
Zn/Ni電極
13・・・AuGe/’Ni電極
14・・・n型InP基板
15・・・InP/InGaAsP埋込みストライプレ
ーザ16−P型InXGa、−、AsyPl−y層17
・=n型I nuGal−uAsv P 1−v層18
・・・n型InPバッファ層
19・・・n型InPコレクタ層
20−P型InGaAsPベース層
21・・・n型InPエミッタ層
22・・・半導体基板
23・・・配線用金属
24・・・トンネル接合
特許出願人 日本電信電話株式会社
代理人弁理士 中 村 純之助
介 2 ’i”S
仰 3鉋FIG. 1 is a cross-sectional view of a composite semiconductor device according to a first embodiment of the present invention, FIG. 2 is a cross-sectional view of a composite semiconductor device according to a second embodiment of the present invention, and FIG. 3 is a conventional semiconductor device connection. 4 is an energy band diagram of a GaAspn junction, FIG. 5 is a sectional view of a pn junction type semiconductor device connection, and FIG. 6 is an Inx
FIG. 2 is an energy band diagram of a Ga1-xAs p n junction. 1...p-type GaAs layer 2-n-type GaAs layer 3.4...ohmic metal electrode 5...first semiconductor device 6...second semiconductor device 7...n-type InyGa, -yAs layer 8-p type nX Gai -X A 8 layer 9...n
Type GaAs substrate 10・=n type A11, 10a,... As layer 11・p type An6, 30 ao, 7 A 8 layer 12--・Au
Zn/Ni electrode 13...AuGe/'Ni electrode 14...n-type InP substrate 15...InP/InGaAsP embedded stripe laser 16-P-type InXGa, -, AsyPl-y layer 17
・=n-type I nuGal-uAsv P 1-v layer 18
...N-type InP buffer layer 19...N-type InP collector layer 20-P-type InGaAsP base layer 21...N-type InP emitter layer 22...Semiconductor substrate 23...Wiring metal 24... Tunnel junction patent applicant Junnosuke Nakamura, patent attorney representing Nippon Telegraph and Telephone Corporation
Claims (1)
に、禁制帯幅が上記第1の半導体装置から離れる方向に
向かって連続的に小さくなる組成変化をさせたn型不純
物、もしくはp型不純物を添加した第1のバッファ層が
積層され、上記第1のバッファ層の上に禁制帯幅が上記
第1の半導体装置から離れる方向に向かって連続的に大
きくなる組成変化をさせ、上記第1のバッファ層と反対
の導電型の不純物を添加した第2のバッファ層が積層さ
れ、かつ上記第2のバッファ層上に第2の半導体装置が
設けられていることを特徴とする複合半導体装置。 2、上記第1のバッファ層はIn_xGa_1_−_x
Asで、上記第1の半導体装置から離れる方向に向かっ
てxを0から1まで連続的に変化させ、かつ、上記第2
のバッファ層はIn_yGa_1_−_yAsで、上記
第1の半導体装置から離れる方向に向かってyを1から
0まで連続的に変化させた組成であることを特徴とする
特許請求の範囲第1項記載の複合半導体装置。 3、上記第1のバッファ層はIn_xGa_1_−_x
As_yP_1_−_yで、上記第1の半導体装置から
離れる方向に向かってxを1から0.53まで連続的に
変化させ、yを0から1まで連続的に変化させた組成で
あり、かつ、上記第2のバッファ層はIn_uGa_1
_−_uAs_vP_1_−_vで、上記第1の半導体
装置から離れる方向に向かってuを0.53から1まで
連続的に変化させ、りを1から0まで連続的に変化させ
た組成であることを特徴とする特許請求の範囲第1項記
載の複合半導体装置。[Claims] 1. On a first semiconductor device provided on a semiconductor substrate, a composition change is made in which the forbidden band width becomes smaller continuously in a direction away from the first semiconductor device. A first buffer layer doped with an n-type impurity or a p-type impurity is stacked on the first buffer layer, and a forbidden band width is continuously increased in a direction away from the first semiconductor device. A second buffer layer is laminated with an impurity having a conductivity type opposite to that of the first buffer layer, and a second semiconductor device is provided on the second buffer layer. A composite semiconductor device characterized by: 2. The first buffer layer is In_xGa_1_-_x
As, x is continuously changed from 0 to 1 in the direction away from the first semiconductor device, and
The buffer layer is made of In_yGa_1_-_yAs, and has a composition in which y is continuously changed from 1 to 0 in the direction away from the first semiconductor device. Composite semiconductor device. 3. The first buffer layer is In_xGa_1_-_x
As_yP_1_-_y, the composition is such that x is continuously changed from 1 to 0.53 and y is continuously changed from 0 to 1 in the direction away from the first semiconductor device, and The second buffer layer is In_uGa_1
____uAs_vP_1_-_v is a composition in which u is continuously changed from 0.53 to 1 and ri is continuously changed from 1 to 0 in the direction away from the first semiconductor device. A composite semiconductor device according to claim 1 characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62024776A JPS63193546A (en) | 1987-02-06 | 1987-02-06 | Composite semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62024776A JPS63193546A (en) | 1987-02-06 | 1987-02-06 | Composite semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63193546A true JPS63193546A (en) | 1988-08-10 |
Family
ID=12147577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62024776A Pending JPS63193546A (en) | 1987-02-06 | 1987-02-06 | Composite semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63193546A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010090170A1 (en) * | 2009-02-06 | 2010-08-12 | シャープ株式会社 | Compound semiconductor solar cell and compound semiconductor solar cell manufacturing method |
US8933326B2 (en) | 2009-12-25 | 2015-01-13 | Sharp Kabushiki Kaisha | Multijunction compound semiconductor solar cell |
-
1987
- 1987-02-06 JP JP62024776A patent/JPS63193546A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010090170A1 (en) * | 2009-02-06 | 2010-08-12 | シャープ株式会社 | Compound semiconductor solar cell and compound semiconductor solar cell manufacturing method |
US8933326B2 (en) | 2009-12-25 | 2015-01-13 | Sharp Kabushiki Kaisha | Multijunction compound semiconductor solar cell |
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