JPS63188889A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置のメモリアレイにおける配
線構造の改良に関し、特に、ダイナミック型の半導体記
憶装置における上記配線構造の改良に関するものである
。

［従来の技術］ 従来のダイナミック型半導体記憶装置を例にとって、そ
の構成および高集積化における問題点について述べる。

第３図は、従来のダイナミック型半導体記憶装置のメモ
リアレイ部の回路図を示す。

高集積化したダイナミック型半導体記憶装置では、コラ
ムデコーダ１の配列を少なくするために、複数のメモリ
セルアレイブロック＃１．＃２でコラムデコーダ１を共
用する方式が採用されている。

この方式の場合、コラムデコーダ１のデコード出力Ｃ８
Ｏ，Ｃ８１，・・・をメモリセルアレイブロック＃２へ
も供給しなければならず、そのために、メモリセルアレ
イブロック＃１内にはコラムデコーダ出力線２が配列さ
れている。

また、メモリセルアレイブロック＃１に配列された複数
のビット線対ＢＬＯとＢＬＯ，ＢＬＩとＢＬｌ、・・・
は、それぞれ、コラム選択ゲートＴＯとＴｏ、Ｔ１とＴ
Ｉ、・・・を介してデータ入出力線対Ｉ１０．Ｉ１０に
接続され、メモリセルアレイブロック＃２に配列された
複数のビット線対ＢＬＯ′とＢＬＯ’　、ＢＬ１’　と
ＢＬＩ’　、・・・は、それぞれ、コラム選択ゲート対
ＴＯ′とＴＯ’　、７１′とＴ１′、・・・を介して、
データ入出力線対Ｉ１０’　とＩ　１０’　に接続され
ている。

第４図は、従来のダイナミック型半導体記憶装置のメモ
リアレイの他の回路図である。第４図において、第３図
と同一または相当部分には、同一番号が付されている。

第４図では、コラムデコーダ出力ｃｓｏ、ｃｓ１、・・
・は、それぞれ、メモリセルアレイブロック＃１内の２
組のピント線対およびメモリセルアレイブロック＃２内
の２組のビット線対に共通的に与えられるようになって
いる。このような構成にすれば、コラムデコーダ１の配
列ピッチを第３図の場合の倍にすることができ、コラム
デコーダ１のための配列面積を縮小できて有利である。

第４図のような回路は、たとえば、多ビツト同時入出力
方式等に適している。

［発明が解決しようとする問題点〕 ところが、第３図や第４図に示す回路構成の従来の半導
体記憶装置では、次のような問題点があった。具体的に
、第４図の回路を参照して説明をする。

たとえば、第４図におけるビット線対ＢＬＩ。

ＢＬＩの浮遊容量に注目すると、ビット線対ＢＬ１．８
１１には第４図に示すような浮遊容量が結合しているこ
とがわかる。

ここに、ＣＯは各ピット線ＢＬ１．ＢＬＩが接地電位と
の間に持つ容量、Ｃ１は対となるピット線間の容量、Ｃ
２はビット線とそのピット線に隣接して配列されたコラ
ムデコーダ出力線２との間の容量、Ｃ３は対となる一方
のビット線と他の対となる一方のピット線との最も近い
間のビット線同士で生じる容量である。

以上のように、ビット線対ＢＬ１．８１１は、他の配線
との間に種々の浮遊容量を有するので、ビット線対ＢＬ
１．ＢＬ１の浮遊容量Ｃａ　Ｌ　Ｉ　ＩＣＢＬｌは、そ
れぞれ、 Ｃａ　Ｌ　Ｉ　−ＧＯ＋Ｃ２＋Ｃ１・・・（１）Ｃａ　
Ｌ　Ｉ　−ＣＯ＋Ｃ１＋Ｃ３・・・（２）となる。ここ
で、容１Ｇ２とＣ３とが、Ｃ２≠０３であれば、上記浮
遊容量は、ＣａＬ＋≠ＣＢＬ下となって、対をなすピッ
ト線ＢＬＩとＢＬＩとの間の浮遊容量に差が生じ、ビッ
ト線対ＢＬＩ。

ＢＬＩからの信号読出時の動作余裕が著しく低下する。

このような状況は、他のすべてのビット線対についても
生じる。

また、第４図の回路のものに限らず第３図に示す従来の
半導体記憶装置においても同様である。

そこで、この発明は、上記のような問題点を解消するた
めになされたもので、ビット線対間の浮遊容量のアンバ
ランスをなくすとともに、ビット線の浮遊容量の最大値
を抑え、ビット線対からの信号読出時の動作余裕を増し
て誤動作を少なくした、信頼性の高い半導体記憶装置を
得ることを目的とする。

Ｌ問題点を解決するための手段］ この発明に係る半導体記憶装置は、対をなすビット線の
配置位置が入替わるように、各ビット線対を任意の場所
で立体的に交差させたものである。

［作用］ この発明におけるビット線対は、任意の適当な場所で立
体的に交差されているので、ビット線対間の浮遊容】の
アンバランスが互いに打ち消されている。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明の一実施例にかかる半導体記憶装置
のメモリアレイ部の回路図である。第１図は、第４図で
説明した従来の半導体記憶装置を改良したものである。

第１図において、第４図の各部と同一または相当部分に
は同一番号が付されている。

第１図の回路の特徴は、各ビット線対８１０とれぞれ、
長さ方向中央部において立体交差され、該立体交差の左
右両側でピット線の位置が入替わっていることである。

このような構成にしたので、ビット線の浮遊容量は次の
ようになる。すなわち、ビット線対ＢＬ１、ＢＬｌの浮
遊容ＩＣａＬ＋＋ＣａＬ＋を例にとると、 Ｃａ　　Ｌ　、−ＣＯ＋Ｃ１＋Ｃ１／２＋Ｃ３／２・・
・　（３） Ｃａ　　Ｌ　　１−ＣＯ＋Ｃ１＋Ｃ２／　２＋Ｃ３／　
２・・・　（４） となる。つまり、浮遊容量は、Ｃａ　Ｌ　ｌ　−Ｃａ　
Ｌ丁となりて、両者が等しくなっていることがわかる。

また、実際上は、あるビット線対と隣接するビット線対
との間の最も近いピット線同士の距離に比べて、あるピ
ット線とコラムデコーダ出力１２との間の距離の方が小
さくなっており、したがって、容量Ｃ２と容ＩＣ３とを
比較すると、Ｃ２＞０３である。このことから、ピット
線の浮遊容量の最大値は、従来回路の場合は、上記式〈
１）であったが、この発明の実施例では、式（３）また
は（４）となって、式（１）の浮遊容量よりも小さくな
っていることが理解できる。

よって、ビット線対を構成する２本のピット線の浮遊容
量が等しく、かつ、その浮遊容量最大値が低く抑えられ
るから、ピット線からの信号読出時の動作余裕が大幅に
向上し、誤動作が防止できる。

第２図は、この発明の他の実施例に係る半導体記憶装置
のメモリアレイ部の回路図である。第２図の回路では、
第１図の回路に加えて、さらに、各ビット線対の開放端
部に立体交差が施されている。

このようにした場合、次のようなメリットがある。一般
に、ビット線を立体交差させる場合、交差部において、
少なくとも一方のピット線は他の配線層を通さなければ
ならない。他の配線層がビット線の配線層と異なる材料
の配線層の場合は、立体交差部においてピット線の容量
バランスが失われるおそれがある。

たとえば、立体交差部において、交差用の接続線として
ピット線ＢＬ１はアルミニウム配線層が用いられ、ビッ
ト線ＢＬ１はポリシリコン配線層が用いられているよう
な場合である。

第２図に示す実施例では、上記の場合に生じる立体交差
部におけるビット線の容量アンバランスも打ち消される
ようにされている。

より具体的にいえば、第２図の構成であれば、ピット線
中央部の交差には、ビット線ＢＬＩはアルミニウム配線
層、ビット線ＢＬＩはポリシリコン配線層が利用され、
ピット線開放端部の交差部では、ビット１ｌＢＬ１はポ
リシリコン配線層、ビット１ｌＢＬ１はアルミニウム配
線層が利用されているから、ビット線中央部の交差で生
じた容量のアンバランスは、ビット線開放端部の交差で
生じた容量のアンバランスによって打消されていること
になる。

よって、ビット線対を構成する各ビット線の浮遊容量は
、完全に等しいものになる。

上記２つの実施例は、第４図を参照して説明した従来の
半導体記憶装置を改良したものであったが、第３図を参
照して説明した半導体記憶装置においても、この発明の
技術的思想を利用して同様の改良が施せ、その結果上記
実施例と同様な効果が得られることはもちろんである。

また、上記各実施例において、コラムデコーダ１から延
びるコラムデコーダ出力線２は、各ピット線と同一の配
線層に形成されている場合であっても、あるいは興なる
配線層に形成されている場合であっても構わない。

また、上記実施例の説明では、メモリセルアレイブロッ
クは、＃１と＃２との２つの場合を取上げたが、メモリ
セルアレイブロックがさらに多くのブロックに分割され
ており、それらブロックに共通的なコラムデコーダが設
けられている場合であってもよい。

また、上記説明では、ビット線対の立体交差の数は１箇
所または２箇所としたが、必要に応じて、さらに多くの
立体交差を形成してもよい。

さらにまた、平行に配列された複数のビット線対間に適
当な間隔でコラムデコーダ出力線２が配列されている場
合のみならず、ビット線対の浮遊容量のアンバランスを
発生させる要因として、他の信号線、たとえば母データ
線やアドレス線等が、ピット線の配列間に盛込まれてい
る場合にも、この発明を適用して、ピット線の浮遊容量
のアンバランスを防ぐことができる。

［発明の効果コ 以上のように、この発明は、対をなすピット線の配置位
置が入替わるように、各ビット線対を任意の場所で一体
的に交差したので、対をなすピット線相互の浮遊容量が
等しくでき、ビット線対からの信号の読出動作の余裕を
向上させて、信頼性の高い半導体記憶装置を得ることが
できる。

【図面の簡単な説明】 第１図は、この発明の一実施例に係る半導体記憶装置の
メモリアレイ部の回路図である。第２図は、この発明の
他の実施例に係る半導体記憶装置のメモリアレイ部の回
路図である。第３図および第４図は、従来の半導体記憶
装置のメモリアレイ部の回路図である。 図において、１はコラムデコーダ、２はコラムデコーダ
出力線、８Ｌ、ＢＬはピット線を示す。

Claims (4)

【特許請求の範囲】
1. （１）平行に配列された複数のビット線対、そのビット
   線対にそれぞれ接続された情報電荷蓄積用のメモリセル
   、およびその複数のビット線対の間に所定の間隔で配列
   された信号供給線、を有し、前記ビット線対間の電位差
   によって、前記メモリセルの情報を読出す方式の半導体
   記憶装置において、 前記各ビット線対は、対をなすビット線の配置位置が入
   替わるように、任意の場所で立体的に交差されているこ
   とを特徴とする、半導体記憶装置。
2. （２）前記立体交差は、少なくとも、各ビット線対の長
   さ方向の中央部で形成されていることを特徴とする、特
   許請求の範囲第１項に記載の半導体記憶装置。
3. （３）前記各ビット線対は、その一方端が開放端となつ
   ており、 前記立体交差は、少なくとも、各ビット線対の長さ方向
   の中央部および開放端付近に形成されていることを特徴
   とする、特許請求の範囲第１項に記載の半導体記憶装置
   。
4. （４）前記信号供給線は、各ビット線対を選択的に能動
   化するためのコラム信号線であることを特徴とする、特
   許請求の範囲第１項、第２項または第３項に記載の半導
   体記憶装置。