JPS63188239A - Microprogram controller - Google Patents
Microprogram controllerInfo
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- JPS63188239A JPS63188239A JP62019645A JP1964587A JPS63188239A JP S63188239 A JPS63188239 A JP S63188239A JP 62019645 A JP62019645 A JP 62019645A JP 1964587 A JP1964587 A JP 1964587A JP S63188239 A JPS63188239 A JP S63188239A
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- Japan
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- control memory
- register
- microinstruction
- control
- circuit
- Prior art date
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- 230000004913 activation Effects 0.000 claims 1
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- 238000000034 method Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御装置に関し。[Detailed description of the invention] [Industrial application field] The present invention relates to a microprogram control device.
特に、初期設定時に制御メモリにロードされたデータの
エラー検出方式に関する。In particular, it relates to a method for detecting errors in data loaded into control memory during initialization.
従来、マイクロプログラム制御装置では、初期設定時に
制御メモリにデータ(プログラム)を口′−ドし、この
データに基づいて制御を行っている。Conventionally, in a microprogram control device, data (program) is written into a control memory at the time of initial setting, and control is performed based on this data.
この際、制御メモリにロードされたデータに対して正し
くロードされたか否かをチェックすることは行われてい
ない。At this time, the data loaded into the control memory is not checked to see if it has been loaded correctly.
上述したように、従来のマイクロプログラム制御装置で
は、初期設定時に制御メモリにロードされたデータを全
ワード読み出してエラー検出を行っていないから、ロー
ドされたデータにエラーがあっても装置動作中にデータ
が読み出された後。As mentioned above, conventional microprogram control devices do not read all words of data loaded into the control memory during initial setup to detect errors, so even if there is an error in the loaded data, it will not be detected during device operation. After the data has been read.
初めてエラーが判明するという問題点がある。There is a problem in that the error is discovered for the first time.
本発明のマイクロプログラム制御装置は、マイクロ命令
を格納する制御メモリと、該制御メモリから読み出され
たデータがセットされるマイクロ命令レジスタと、前記
制御メモリに格納されるマイクロ命令にエラー訂正コー
ドを附与して格納すると共に前記マイクロ命令レジスタ
にセットされた内容に基づいてエラー検出及び訂正を行
い、訂正したマイクロ命令を前記制御メモリと前記マイ
クロ命令レジスタにセットするエラー検出訂正回路と、
前記制御メモリのアドレスに1を加算する加算回路と、
該加算回路の出力を保持するインクリメントレジスタと
、前記マイクロ命令レジスタの内容の一部と前記インク
リメントレジスタの内容を切替えて前記制御メモリのア
ドレスとするアドレス切替回路とを備えておし、さらに
、外部起動信号により前記インクリメントレジスタをリ
セットし、前記アドレス切替回路をインクリメントレジ
スタ側に固定するスキャンリード手段を備えており、前
記制御メモリにロードされた全ワードのデータi順次読
み出して、訂正可能エラーが検出されると訂正を行って
、訂正したマイクロ命令で前記制御メモリを書き換える
ようにしたことを特徴としている。The microprogram control device of the present invention includes a control memory for storing microinstructions, a microinstruction register in which data read from the control memory is set, and an error correction code for the microinstructions stored in the control memory. an error detection and correction circuit that performs error detection and correction based on the contents set in the microinstruction register, and sets the corrected microinstruction in the control memory and the microinstruction register;
an adder circuit that adds 1 to the address of the control memory;
an increment register that holds the output of the adder circuit; and an address switching circuit that switches a part of the contents of the microinstruction register and the contents of the increment register as an address of the control memory; Scan read means is provided which resets the increment register by a start signal and fixes the address switching circuit to the increment register side, and sequentially reads data i of all words loaded into the control memory to detect a correctable error. When the microinstruction is corrected, the microinstruction is corrected and the control memory is rewritten with the corrected microinstruction.
以下本発明について実施例によって説明する。 The present invention will be explained below with reference to Examples.
第1図は本発明の一実施例を示すブロック図である。第
1図を参照して、マイクロプログラム制御装置は、制御
メモリ1.マイクロ命令レジスタ2、インクリメントレ
ジスタ3.切替回路4.加算回路5.エラー検出訂正回
路6.及びスキャンリード制御回路7を有している。FIG. 1 is a block diagram showing one embodiment of the present invention. Referring to FIG. 1, the microprogram control device includes a control memory 1. Microinstruction register 2, increment register 3. Switching circuit 4. Addition circuit 5. Error detection and correction circuit 6. and a scan read control circuit 7.
複数のマイクロ命令を格納する制御メモリ1は結線10
1でマイクロ命令レジスタ2に接続されている。マイク
ロ命令レジスタ2の一部分(一部ビット)は次に実行す
べきマイクロ命令が格納されている制御メモリ1のアド
レスを示しており結線102で切替回路4に接続されて
いる。マイクロ命令レジスタ2の全ビットは結線103
でエラー検出訂正回路6に接続され、エラー検出訂正回
路6の出力は結線104で制御メモリ1及びマイクロ命
令レジスタ2に接続されている。インクリメントレジス
タ3の出力は、結線105でアドレス切替回路4に接続
され、アドレス切替回路4によってマイクロ命令レジス
タ2の内容の一部とインクリメントレジスタ3の内容と
が切替えられる。The control memory 1 that stores a plurality of microinstructions is connected to the connection 10.
1 and is connected to the microinstruction register 2. A part (some bits) of the microinstruction register 2 indicates the address of the control memory 1 where the microinstruction to be executed next is stored, and is connected to the switching circuit 4 by a connection 102. All bits of microinstruction register 2 are connected to wire 103
The output of the error detection and correction circuit 6 is connected to the control memory 1 and the microinstruction register 2 by a connection 104. The output of the increment register 3 is connected to the address switching circuit 4 through a connection 105, and the address switching circuit 4 switches between part of the contents of the microinstruction register 2 and the contents of the increment register 3.
アドレス切替回路4の出力は結線106を介して制御メ
モリ1のアドレスとして制御メモリ1に接続され、また
加算回路5に接続されている。加算回路5はアドレス切
替回路4の出力に1を加える機能を持ち、結線107で
インクリメントレジスタ3に接続されている。そして、
インクリメントレジスタ3は制御メモリ1から読み出さ
れている!=
マイクロ命令のアドレ〆を加えた値を保持している。The output of the address switching circuit 4 is connected via a connection 106 to the control memory 1 as the address of the control memory 1, and is also connected to the adder circuit 5. The adder circuit 5 has a function of adding 1 to the output of the address switching circuit 4, and is connected to the increment register 3 through a connection 107. and,
Increment register 3 is being read from control memory 1! = Holds the value plus the address end of the microinstruction.
外部起動信号(スキャンリード指示信号)にょシスキャ
ンリード制御回路7にスキーンリードが指示されると、
スキャンリード制御回路7はマイクロ命令の指示とは無
関係にインクリメントレジスタ3をリセットし、アドレ
ス切替回路4にインクリメントレジスタ3のデータの選
択を指示する。External start signal (scan read instruction signal) When the scan read control circuit 7 is instructed to perform a scan read,
The scan read control circuit 7 resets the increment register 3 regardless of the instruction of the microinstruction, and instructs the address switching circuit 4 to select data in the increment register 3.
その結果、制御メモリ1のアドレスは0番地から順次+
1加算されて読み出される。制御メモリ1の読み出しデ
ータはマイクロ命令レジスタ2にセットされ、エラー検
出訂正回路6でマイクロ命令にエラー訂正コードが附与
され、エラーチェックされる。そして、エラー検出訂正
回路6で訂正可能エラーが検出されるとエラー検出訂正
回路6は訂正を行い、結線104を介して制御メモリl
及びマイクロ命令レジスタ2の内容を書き換える。As a result, the addresses of control memory 1 are sequentially +
It is added by 1 and read out. The read data of the control memory 1 is set in the microinstruction register 2, and an error correction code is given to the microinstruction by the error detection and correction circuit 6, and the microinstruction is checked for errors. When a correctable error is detected by the error detection and correction circuit 6, the error detection and correction circuit 6 performs the correction and connects the control memory l via the connection 104.
and rewrites the contents of microinstruction register 2.
以上説明したように本発明では初期設定時に制御メモリ
にロードされたデータを全ワード読み出してエラーチェ
ックすることにより早期にエラー検出を行うことが可能
になり、信頼性が向上するという効果がある。As described above, in the present invention, by reading all words of data loaded into the control memory at the time of initial setting and checking for errors, it is possible to detect errors at an early stage, and this has the effect of improving reliability.
第1図は本発明の一実施例を示すブロック図である。
1・・・制御メモリ、2・・・マイクロ命令レジスタ。
3・・・インクリメントレジスタ、4・・・アドレス切
替回路、5・・・加算回路、6・・・エラー検出訂正回
路。
7・・・スキャンリード制御回路。
跳1図FIG. 1 is a block diagram showing one embodiment of the present invention. 1... Control memory, 2... Micro instruction register. 3... Increment register, 4... Address switching circuit, 5... Addition circuit, 6... Error detection and correction circuit. 7...Scan read control circuit. Jump 1 figure
Claims (1)
リから読み出されたデータがセットされるマイクロ命令
レジスタと、前記制御メモリに格納されるマイクロ命令
にエラー訂正コードを附与して格納すると共に前記マイ
クロ命令レジスタにセットされた内容に基づいてエラー
検出及び訂正を行い、訂正したマイクロ命令を前記制御
メモリと前記マイクロ命令レジスタにセットするエラー
検出訂正回路と、前記制御メモリのアドレスに1を加算
する加算回路と、該加算回路の出力を保持するインクリ
メントレジスタと、前記マイクロ命令レジスタの内容の
一部と前記インクリメントレジスタの内容を切替えて前
記制御メモリのアドレスとするアドレス切替回路とを有
するマイクロプログラム制御の情報処理装置において、
外部起動信号により前記インクリメントレジスタをリセ
ットし、前記アドレス切替回路をインクリメントレジス
タ側に固定するスキャンリード手段を備え、前記制御メ
モリにロードされた全ワードのデータを順次読み出して
、エラー検出及び訂正可能エラーが検出されると該エラ
ーの訂正を行い、訂正したマイクロ命令で前記制御メモ
リを書き換えるようにしたことを特徴とするマイクロプ
ログラム制御装置。1. A control memory for storing microinstructions, a microinstruction register in which data read from the control memory is set, and an error correction code is assigned to and stored in the microinstructions stored in the control memory. an error detection and correction circuit that detects and corrects errors based on the contents set in the microinstruction register and sets the corrected microinstructions in the control memory and the microinstruction register; and an error detection and correction circuit that adds 1 to the address of the control memory. an increment register that holds the output of the adder circuit; and an address switching circuit that switches between a part of the contents of the microinstruction register and the contents of the increment register to set the address of the control memory. In the control information processing device,
Scan read means is provided for resetting the increment register by an external activation signal and fixing the address switching circuit to the increment register side, and sequentially reads data of all words loaded into the control memory to detect and correct errors. A microprogram control device characterized in that when an error is detected, the error is corrected and the control memory is rewritten with the corrected microinstruction.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62019645A JPS63188239A (en) | 1987-01-31 | 1987-01-31 | Microprogram controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62019645A JPS63188239A (en) | 1987-01-31 | 1987-01-31 | Microprogram controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63188239A true JPS63188239A (en) | 1988-08-03 |
Family
ID=12004971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62019645A Pending JPS63188239A (en) | 1987-01-31 | 1987-01-31 | Microprogram controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63188239A (en) |
-
1987
- 1987-01-31 JP JP62019645A patent/JPS63188239A/en active Pending
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