JPS6318719A - Input buffer circuit - Google Patents
Input buffer circuitInfo
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- JPS6318719A JPS6318719A JP61163213A JP16321386A JPS6318719A JP S6318719 A JPS6318719 A JP S6318719A JP 61163213 A JP61163213 A JP 61163213A JP 16321386 A JP16321386 A JP 16321386A JP S6318719 A JPS6318719 A JP S6318719A
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- 230000008054 signal transmission Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の特にＣＭＯ３構造を用い
た入力バッファ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, particularly to an input buffer circuit using a CMO3 structure.
本発明は、ＣＭＯＳインバータで構成される入力バッフ
ァ回路において、
ＣＭＯＳインバータの一方の導電型トランジスタを並列
に接続しそのトランジスタの一つを外部端子から導通・
非導通に制御することにより、入力しきい値を変更可能
とするものである。The present invention provides an input buffer circuit composed of a CMOS inverter, in which one conductivity type transistor of the CMOS inverter is connected in parallel, and one of the transistors is connected to an external terminal.
By controlling it to be non-conductive, the input threshold value can be changed.
従来、この種の入力バッファ回路では、トランジスタト
ランジスタロジック（以下ＴＴＬという。）構造の論理
素子、またはＣＭＯ５構造の論理素子とを接続するため
に、人力のしきい値電圧は、ＴＴＬの出力振幅に合わせ
たＴＴＬレベルあるいはＣＭＯ３の出力振幅に合わせた
ＣＭＯＳレベルのいずれか一方に固定されていた。Conventionally, in this type of input buffer circuit, in order to connect a logic element with a transistor-transistor logic (hereinafter referred to as TTL) structure or a logic element with a CMO5 structure, the human threshold voltage is set to the output amplitude of the TTL. It was fixed at either the combined TTL level or the CMOS level combined with the output amplitude of CMO3.
また、ゲートアレイ等のセミカスタムＬＳＩでは入力端
子ごとにＴＴＬレベルあるいはＣＭＯＳレベルを設計時
に選べるような便宜が計られていた。Further, in semi-custom LSIs such as gate arrays, convenience has been provided such that the TTL level or CMOS level can be selected for each input terminal at the time of design.
ところが、従来のように使用時にＴＴＬレベルかＣＭ
ＯＳレベルかが固定されていると、使用状況の変化や他
の装置への流用等のため、入力しきい値電圧を変更した
くとも変更ができない欠点があった・
本発明は使用状況に応じて人力しきい値電圧をＣＭ Ｏ
ＳレベルまたはＴＴＬレベルに設定することができる入
力バッファ回路を提供することを目的とする。However, when using conventional methods, TTL level or CM
If the OS level is fixed, there is a drawback that the input threshold voltage cannot be changed even if one wishes to do so because of changes in usage conditions or diversion to other devices. Manually adjust the threshold voltage by CMO
It is an object of the present invention to provide an input buffer circuit that can be set to S level or TTL level.
本発明は、ＣＭＯＳインバータによって構成される入力
バッファ回路において、このＣＭＯＳインバータの一方
の導電型のトランジスタを並列に接続された二つのトラ
ンジスタとし、この並列に接続された二つのトランジス
タの一方に外部端子からの信号によりそのトランジスタ
の並列状態を解除する制御回路が接続されたことを特徴
とする。The present invention provides an input buffer circuit constituted by a CMOS inverter, in which a transistor of one conductivity type of the CMOS inverter is two transistors connected in parallel, and one of the two transistors connected in parallel is connected to an external terminal. A control circuit is connected which releases the parallel state of the transistors by a signal from the transistor.
制御回路は、一方のトランジスタのドレインまたはソー
スに接続された同一の導電型のトランジスタであること
が好ましい。Preferably, the control circuits are transistors of the same conductivity type connected to the drain or source of one of the transistors.
また制御回路は一方のトランジスタのゲートに接続され
たトランスファゲート回路であることが好ましい。Preferably, the control circuit is a transfer gate circuit connected to the gate of one of the transistors.
ＣＭＯＳインバータのＮチャネルトランジスタを並列に
接続して、その一方のトランジスタを外部端子からの信
号により導通または非導通に制御する。N-channel transistors of a CMOS inverter are connected in parallel, and one of the transistors is controlled to be conductive or non-conductive by a signal from an external terminal.
一方のＮチャネルトランジスタが導通のときはＴＴＬレ
ベル、非導通のときはＣＭＯＳレベルの入力しきい値に
設定することができる。When one of the N-channel transistors is conductive, the input threshold can be set to the TTL level, and when it is non-conductive, the input threshold can be set to the CMOS level.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
、第１図は本発明の第一の実施例を示す回路図である。, FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
１はこの入力バッファ回路の入力端子、２は制御端子、
３は入力バッファ回路の出力端子であり、４は電源端子
、５はＰチャネルＭＯＳトランジスタ、６．７．８はＮ
チャネルＭＯＳトランジスタであり、このＮチャネルＭ
ＯＳトランジスタ６および７のゲートは同一の人力に接
続された並列接続のトランジスタであり、そのドレイン
はＰチャネルＭＯ３Ｉ−ランジスタ５のドレインに接続
されている。このＰチャネルＭＯＳトランジスタ５とＮ
チャネルＭＯ３）ランジスタロ、７とはＣＭＯＳインバ
ータを構成している。1 is the input terminal of this input buffer circuit, 2 is the control terminal,
3 is the output terminal of the input buffer circuit, 4 is the power supply terminal, 5 is the P channel MOS transistor, 6.7.8 is the N
It is a channel MOS transistor, and this N channel M
The gates of OS transistors 6 and 7 are parallel-connected transistors connected to the same power source, and their drains are connected to the drain of P-channel MO3I-transistor 5. This P channel MOS transistor 5 and N
Channel MO3) transistor 7 constitutes a CMOS inverter.
ＮチャネルＭＯ３）ランジスタ８のドレインはＮチャネ
ルＭＯ３）ランジスタロのソースに直列に接続され、そ
のゲートは制御端子２に接続されている。The drain of the N-channel MO3) transistor 8 is connected in series to the source of the N-channel MO3) transistor, and its gate is connected to the control terminal 2.
次に本実施例の動作を説明する。Next, the operation of this embodiment will be explained.
制御端子２をロウレベルに設定した場合、ＮチャネルＭ
ＯＳトランジスタ８は常に非導通状態となり、この入力
バッファはＰチャネルＭＯＳトランジスタ５とＮチャネ
ルＭＯ３Ｉ−ランジスタフによりＣＭＯＳインバータを
構成する。When control terminal 2 is set to low level, N channel M
OS transistor 8 is always in a non-conductive state, and this input buffer constitutes a CMOS inverter by P-channel MOS transistor 5 and N-channel MO3I-Ranjistaph.
この場合の入力しきい値電圧をＣＭＯＳレベル（２，５
Ｖ）になるように各トランジスタの特性を設定しておく
。The input threshold voltage in this case is set to CMOS level (2, 5
The characteristics of each transistor are set so that the voltage becomes V).
次に制御端子２をハイレベルに設定した場合、Ｎチャネ
ルＭＯＳトランジスタ８は常に４通状態となり、本人カ
バソファ回路はＰチャネルＭＯＳトランジスタ５、Ｎチ
ャネルＭＯ３）ランジスタロ、７．８によりインバータ
を構成する。Next, when the control terminal 2 is set to a high level, the N-channel MOS transistor 8 is always in the 4-channel state, and the main cover sofa circuit constitutes an inverter by the P-channel MOS transistor 5, the N-channel MO3) transistor, and 7.8.
この場合、ＮチャネルＭＯ３）ランジスタフに並列にＮ
チャネルＭＯＳトランジスタ６．８で構成された電流経
路が付加されるため、入力しきい値電圧はＣＭＯＳレベ
ル（２，５Ｖ）より低くなる。In this case, N-channel MO3) N
Since the current path formed by the channel MOS transistor 6.8 is added, the input threshold voltage becomes lower than the CMOS level (2.5V).
この入力しきい値電圧をＴＴＬレベル（１，４Ｖ）にな
るようにＮチャネルＭＯ３Ｉ−ランジスタロ、８の特性
を設定しておく。The characteristics of the N-channel MO3I-Lanjistar 8 are set so that this input threshold voltage becomes the TTL level (1.4V).
この結果、半導体集積回路装置の外部端子である制御端
子２をロウレベルに設定すれば入力しきい値電圧をＣＭ
ＯＳレベルに、ハイレベルに設定スレばＴＴＬレベルに
することができる。As a result, if control terminal 2, which is an external terminal of the semiconductor integrated circuit device, is set to low level, the input threshold voltage can be changed to CM.
If you set the thread to a high level at the OS level, you can set it to the TTL level.
第２図は本発明の第二の実施例を示す回路図であり、第
１図と同一のものは同一の番号で示しである。FIG. 2 is a circuit diagram showing a second embodiment of the present invention, and the same parts as in FIG. 1 are designated by the same numbers.
この実施例回路はＮチャネルトランジスタ６．７の一方
のトランジスタ７のゲートに制御端子２に接続された一
方の信号を反転して信号の伝送を制御する構成のトラン
スファゲート回路１２．１３．１４を接続し、トランジ
スタ７のゲートに共通電位点に接続された抵抗１５を接
続する構成のものである。This embodiment circuit includes transfer gate circuits 12, 13, and 14 configured to control signal transmission by inverting one signal connected to the control terminal 2 to the gate of one of the transistors 7 of the N-channel transistors 6.7. In this configuration, a resistor 15 connected to a common potential point is connected to the gate of the transistor 7.
この構成で、制御端子２をロウレベルに設定した場合、
ＰチャネルＭＯＳトランジスタ１２とＮチャネルＭＯＳ
）ランジスタ１３とで構成されたトランスファゲートは
非導通状態となり、ＮチャネルＭＯＳ）ランジスタフの
ゲート電圧は、ゲート端子がプルダウン抵抗１５を介し
て共通電位点に接続されているため、接地電位となり、
ＮチャネルＭＯＳトランジスタ７は非導通状態となる。In this configuration, when control terminal 2 is set to low level,
P-channel MOS transistor 12 and N-channel MOS
) The transfer gate constituted by the transistor 13 becomes non-conductive, and the gate voltage of the N-channel MOS transistor 13 becomes the ground potential because the gate terminal is connected to the common potential point via the pull-down resistor 15.
N-channel MOS transistor 7 becomes non-conductive.
したがって、本人カバソファ回路はＰチャネルＭＯ３Ｉ
−ランジスタ５とＮチャネルＭＯＳｈランジスタロとに
よりインバータを構成することとなる。この場合の入力
しきい値電圧をＣＭＯＳレベル（２，５Ｖ）になるよう
に各トランジスタの特性を設定しておく。Therefore, the principal cover sofa circuit is P channel MO3I
- The transistor 5 and the N-channel MOSh transistor constitute an inverter. The characteristics of each transistor are set so that the input threshold voltage in this case becomes a CMOS level (2.5V).
次に制御端子２をハイレベルに設定した場合、前記トラ
ンスファゲート１２．１３は導通状態となり、本人カバ
ソファ回路はＰチャネルＭＯ３）ランジスタ５とＮチャ
ネルＭＯＳ）ランジスタロ、７でインバータを構成する
。Next, when the control terminal 2 is set to a high level, the transfer gates 12 and 13 become conductive, and the principal cover sofa circuit constitutes an inverter by the P channel MO transistor 5) and the N channel MO transistor transistor 7.
こあ場合、ＮチャネルＭＯＳ）ランジスタロに並列にＮ
チャネルＭＯＳ）ランジスタフが付加されるため、入力
しきい値電圧はＣＭＯＳレベル（２，５Ｖ）より低くな
る。In this case, N channel MOS)
Channel MOS) Langstaff is added, so the input threshold voltage is lower than the CMOS level (2.5V).
この入力しきい値電圧をＴＴＬレベル（１，４Ｖ）にな
るようにＮチャネルＭＯ３Ｉ−ランジスタフの特性を設
定しておく。The characteristics of the N-channel MO3I-Langistav are set so that this input threshold voltage is at the TTL level (1.4V).
この結果、半導体集積回路装置の外部端子である制御端
子２をロウレベルに設定すれば入力しきい値電圧をＣＭ
ＯＳレベルに、ハイレベルに設定すればＴＴＬレベルに
することができる。As a result, if control terminal 2, which is an external terminal of the semiconductor integrated circuit device, is set to low level, the input threshold voltage can be changed to CM.
By setting it to a high level at the OS level, it can be set to the TTL level.
以上説明したように、本発明の入力バッファ回路は外部
端子からの制御により、使用状況に応じて、入力しきい
値電圧をＣＭＯＳレベルまたはＴＴＬレベルに設定でき
る効果がある。As described above, the input buffer circuit of the present invention has the advantage that the input threshold voltage can be set to the CMOS level or the TTL level depending on the usage situation by controlling from the external terminal.
第１図は本発明一実施例回路図。
第２図は本発明の他の実施例回路図。
１・・・入力端子、２・・・制御端子、３・・・出力端
子、４・・・電源端子、５．１２・・・ＰチャネルＭＯ
３）ランジスタ、６．７．８．１３・・・ＮチャネルＭ
ＯＳ）ランジスタ、１４・・・インバータ、１５・・・
抵抗。
１」□
実施例回路図
第 １ 図
実施例回路図
第２図FIG. 1 is a circuit diagram of one embodiment of the present invention. FIG. 2 is a circuit diagram of another embodiment of the present invention. 1... Input terminal, 2... Control terminal, 3... Output terminal, 4... Power supply terminal, 5.12... P channel MO
3) Transistor, 6.7.8.13...N channel M
OS) transistor, 14...inverter, 15...
resistance. 1'' □ Example circuit diagram Figure 1 Example circuit diagram Figure 2
Claims (3)
ファ回路において、 このＣＭＯＳインバータの一方の導電型のトランジスタ
を並列に接続された二つのトランジスタ（６、７）とし
、 この並列に接続された二つのトランジスタの一方に外部
端子からの信号によりそのトランジスタの並列状態を解
除する制御回路が接続されたことを特徴とする入力バッ
ファ回路。(1) In an input buffer circuit constituted by a CMOS inverter, one conductivity type transistor of this CMOS inverter is two transistors (6, 7) connected in parallel, and the two transistors connected in parallel are An input buffer circuit characterized in that one of the input buffer circuits is connected to a control circuit that releases the parallel state of the transistors by a signal from an external terminal.
ソースに接続された同一の導電型のトランジスタである
特許請求の範囲第（１）項に記載の入力バッファ回路。(2) The input buffer circuit according to claim (1), wherein the control circuit is a transistor of the same conductivity type connected to the drain or source of one of the transistors.
れたトランスファゲート回路である特許請求の範囲第（
１）項に記載の入力バッファ回路。(3) The control circuit is a transfer gate circuit connected to the gate of one transistor.
The input buffer circuit described in item 1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163213A JPS6318719A (en) | 1986-07-10 | 1986-07-10 | Input buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163213A JPS6318719A (en) | 1986-07-10 | 1986-07-10 | Input buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318719A true JPS6318719A (en) | 1988-01-26 |
Family
ID=15769448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163213A Pending JPS6318719A (en) | 1986-07-10 | 1986-07-10 | Input buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318719A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0405833A2 (en) * | 1989-06-30 | 1991-01-02 | AT&T Corp. | Programmable logic level input buffer |
| EP0575124A2 (en) * | 1992-06-15 | 1993-12-22 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
-
1986
- 1986-07-10 JP JP61163213A patent/JPS6318719A/en active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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