JPS6318709B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は論理回路試験装置に関し、特にプリン
ト回路基板上に搭載された電子部品により構成さ
れた論理に対しての試験装置に関するものであ
る。

プリント回路基板、或いはボード上に構成され
た論理回路の機能を試験する技術として、従来よ
り、論理回路の各点より“１”，“０”パターン信
号を時系列的に検出し、これを検査データとして
メモリに記憶する一方、良品回路基板、或いはボ
ードより得られたデータ、又はシミユレーシヨン
によつて得られた期待値データと、上記メモリか
ら読み出された検査データとを逐次比較し、判定
処理する技術が知られている。然し乍ら、この種
の技術によれば論理回路の各点毎に、あるパター
ン長分のメモリ容量を要するので、すべての検査
データを記憶するには膨大なメモリ容量を必要と
する。

そこで、この解決法として、上記時系列パター
ン信号を10数ビツトの短いデータに圧縮した形で
評価する方法が遷移計数法や“１”計数法，
CRC（サイクリツクリダンダンシーチエツク）法
として知られ、かつ実用化されている。

即ち、この種の技術においては、データ圧縮が
繰り返し再現性のある圧縮値となる様に区間（ウ
インド）を定め、この区間でデータの圧縮が行な
われる。また、この区間では、入力される検査デ
ータ、即ち時系列的なパターンもその繰り返しに
よつて同一パターンとなる様に配慮されている。

従つて、ある長さの区間におけるデータの再現
性、或いはその安定性を調べる事により、そのデ
ータに間欠的、或いは半永久的なエラーが発生し
ているか否か、判定でるものである。

然るに、論理回路の試験のために用いられてい
る上記データ圧縮手段は、間欠的に発生するエラ
ーや半永久的なエラーをチエツクするための期間
設定機能や、エラー判定結果の出力機能がないの
で、これらデータをコンピユータに入力し、ソフ
トウエアで処理せざるを得ないというのが現状で
ある。

一方、区間が数マイクロ秒と短い場合や、測定
点が大量にある場合には、処理時間が制約される
だけでなく、エラーを発見するためにコンピユー
タが占有されてしまう等の理由から、ソフトウエ
アによる処理では非能率であるという欠点があ
る。

更に、多数の測定点よりスキヤナやマルチプレ
クサ用いて検査データを得るには、これらの測定
点に対する入力信号を順次、又は選択的に切替え
る必要がある。然し乍ら、この様な切替えは必ず
しも区間と同期したものとは限らず、切替え直後
の区間データや、又はそれが安定状態になるまで
の数区間のデータは捨てなければならない事態も
ある。即ち、データ圧縮手法を用いた試験装置に
は、セツトアツプ期間も併せて設定できる機能が
欠かせないということである。

従つて、本発明の目的は、ソフトウエア処理に
よる処理時間の制約に起因するデータ圧縮の出力
速度の制約を無くすと共に、間欠的、半永久的エ
ラーの発見を可能とし、かつセツトアツプ期間の
設定を可能とする論理回路試験装置を提供するこ
とにある。

而して、本発明は、被検査論理回路のある測定
点より得られるパターン信号は圧縮データとなる
べくデータ圧縮手段により圧縮されるが、これに
より順次得られる圧縮データを任意のある期間に
亘つてそれらデータに変動があるか否かをインタ
フエース手段で判定し、変動がなかつた場合のみ
その圧縮データの良否をデータ処理手段により判
別すべく構成したものである。この様に構成する
ことによつて、データ処理手段では圧縮データが
変動している場合は間欠的なエラーが生じている
としてその圧縮データに対する良否判別を行なう
必要はなく、変動していない場合のみ半永久的な
エラーが生じているか否かを判別すべくその良否
が判定されることで、ソフトウエア処理が極めて
簡単化されることになるものである。

以下、図面を参照して本発明の一実施例につい
て詳細に説明する。

第１図は論理回路試験装置の概略を示す図であ
る。この図において、論理回路基板１０１上に
は、IC，LSI等の種々の電子部品が搭載され、こ
れら電子部品によつて論理回路が構成される。こ
れが被検査論理回路となる。ICやLSI等の電子部
品はそのリード部を介し基板に挿入されるので、
これらリード部は検査データを得るための測定点
として使用されることになる。これら測定点に測
定プローブ１０２の先端を接触させることで、
“１”“０”パターン信号１０６が時系列的に得ら
れ、検査データとしてデータ圧縮器１０３に入力
されるようになつている。データ圧縮器１０３で
は、例えば公知のCRC法により検査データをあ
るビツト長、例えば16ビツトデータとして圧縮す
るが、この圧縮データ１９はインタフエース回路
１０４に（同期））タイミング信号１２とともに
入力されるものとなつている。インタフエース回
路１０４では、入力された圧縮データの測定点に
おけるデータの安定性が判定され、この圧縮デー
タ変動判別結果としての判定結果信号２７は圧縮
データ２０とともにデータ処理装置１０５に出力
され、このインタフエース回路１０４は実に本発
明において重要な機能を果たすものであり、その
詳細については後述するところである。

データ処理装置１０５ではデータ取込信号２４
をインタフエース回路１０４に発することによ
り、インタフエース回路１０４からの判定結果信
号２７を受けとりその安定性を識別するが、も
し、安定であればその圧縮データ２０に対しては
良否判別処理が行なわれるものである。もしも、
不安定であれば間欠的なエラーが発生していると
して、測定を即打ち切り、他の測定点で測定を行
なうべく測定点の更新が行なわれるものである。
このように測定プローブ１０２の測定点への更新
によつて、論理回路の試験が順次行なわれるもの
である。

第２図はそのインタフエース回路１０４の詳細
な構成を示したものである。これによる場合、デ
ータ圧縮器１０３よりのウインドパルス（タイミ
ング信号）１２はアンドゲート１に、また、圧縮
データ１９はデータラツチ７に入力される。圧縮
データ１９のデータラツチ７へのラツチは第３図
に示す様に、アンドゲート１、遅延器６を介され
たウインドパルス１２の立下がりに同期して行な
われる。

アンドゲート１にはまたデータ処理装置１０５
より取込信号２４が入力される。従つて、第３図
に示す如く、データ取込信号２４とウインドパル
ス１２の論理積出力として、データ取込信号２４
が出力されている間ウインドパルス１３がアンド
ゲート１より出力されるが、このウインドパルス
１３は測定期間を定めるタイミング信号となるも
のであり、セツトアツプ用ダウンカウンタ（以下
カウンタという）２，データ入力用ダウンカウン
タ（以下カウンタという）３に対しダウンカウン
トパルスとして入力される他、遅延器６，アンド
ゲート５及びデータラツチ８に加えられるように
なつている。

ダウンカウンタ２，カウンタ３には夫々データ
処理装置１０５よりセツトアツプ期間設定データ
２５，データ入力期間設定データ２６が予めプリ
セツトされるようになつている。ウインドパルス
１３がこれらのカウンタ２，３に入力される度
に、カウンタ２，３に夫々プリセツトされた設定
データ２５，２６がデクリメントされるものであ
る。例えば、第３図に示す様に、カウンタ２には
セツトアツプ期間設定データ２５としてウインド
数“３”が、また、カウンタ３にはデータ入力期
間設定データ２６としてウインド数“10”がセツ
トされているとすれば、ウインドパルス１３によ
りデクリメントされるカウンタ２，３夫々のカウ
ント値が“０”になつたときに、ボロー信号１
４，１５が出力されることになる。ボロー信号１
４，１５はフリツプフロツプ４に対しセツト信
号、リセツト信号として夫々与えられることか
ら、フリツプフロツプ４のＱ出力１６はボロー信
号１４によつて立上り、ボロー信号１５によつて
は立下り、データイネーブル信号としてデータ処
理装置１０５に転送される一方、アンドゲート５
に１入力として入力される。即ち、このデータイ
ネーブル信号はデータ処理装置１０５側にはデー
タの安定性を識別する期間を示す信号として与え
られ、また、データの安定性判定タイミングパル
ス１７を作成制御すべく機能するものである。

さて、圧縮データ１９は遅延器６を介されたウ
インドパルス１３がトリガパルス１８としてデー
タラツチ７に入力されることで、そのタンミング
でデータラツチ７にセツトされるようになつてい
る。その直前にはデータラツチ７のラツチ出力が
データラツチ８にラツチされるものである。即
ち、ウインドパルス１３がアンドゲート１より得
られる度に、データラツチ７のラツチ出力はデー
タラツチ８にセツトされ、その直後に圧縮データ
１９がデータラツチ７にセツトされるものであ
る。データラツチ７でのラツチ出力である圧縮デ
ータ２０はまた一致判定回路９に入力されると共
に、データ処理装置１０５に転送されるものとな
つている。一致判定回路９においては、データラ
ツチ８に記憶されている１ウインド前の圧縮デー
タ２１と圧縮データ２０とが比較され、この比較
によつて圧縮データが規則正しく繰り返されてい
るか否かが判定されるものである。例えば、第３
図に図示の圧縮データ２０，２１を参照すれば、
Ａは正しく繰り返される再現性あるデータを、ま
た、Ｂは何等かの原因により１回だけその内容が
変動したデータをそれぞれ示しており、＊印はデ
ータ入力開始以前の不定データを示している。こ
れら圧縮データ２０，２１が一致判定回路９にお
いて比較されるわけであるが、もしもそれら圧縮
データ２０，２１間にデータ不一致部分があれ
ば、データ不一致信号２２が出力されるものであ
る。

データ不一致信号２２は前述したタイミングパ
ルス１７と共にアンドゲート１０に入力され、そ
の論理積出力はデータ不一致信号２３としてフリ
ツプフロツプ１１にセツト信号として入力される
ことによつて、フリツプフロツプ１１のＱ出力は
データ不一致検出信号２７としてデータ処理装置
１０５に転送されるものである。尚、フリツプフ
ロツプ１１に対するリセツト信号２８はデータ処
理装置１０５側から与えられ、例えばデータ入力
開始信号２４の最終段に同期して与えられる。

この様に、検査データ入力直後に生ずる不要な
不一致出力が得られないだけでなく、データ入力
開始信号２４とデータ圧縮器１０３側での測定開
始が同時に行なわれた場合に発生するであろう不
一致判定出力も、データイネーブル信号によつて
抑制されることから、不一致検出信号２７を参照
することによつては、圧縮データが有効か否かの
判断が容易に行なわれるものである。

以上、本発明の一実施例について説明したが、
本発明は上記実施例に限定されることなく種々変
形して実施し得ることはいうまでもない。例え
ば、前述の実施例では、セツトアツプ期間データ
２５，データ入力期間データ２６はデータ処理装
置１０５側から任意に設定でき、これらのデータ
との一致をダウンカウンタ２，３を以つて検出し
ているが、他の変形例として公知のアツプカウン
タを用い、ウインドパルス１３によつてこれらカ
ウンタをカウントアツプさせ、それらの出力と上
記期間データ２５，２６とを夫々比較する比較手
段を設け、この比較手段の一致出力をボロー出力
１４′，１５′とする様にしてもよい。

以上説明した様に、本発明によれば、圧縮デー
タの不一致出力を参照して、得られた圧縮データ
を有効か否か判定するようにしたので、データ処
理装置側の制約が少なくなり、ソフトウエア処理
が極めて簡単化されることになる。また、インタ
フエース回路において、データのセツトアツプ期
間を任意に設定できる様にしたので、被試験回路
が安定するまでの時間を見込めることができ、デ
ータ入力直後の不要な不一致出力を無視できるば
かりでなく、間欠的なエラーの発見も可能とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例による論理回路試験
装置の概略的な構成を示す図、第２図は第１図に
おけるインタフエース回路を示す回路図、第３図
は動作を説明するためのタイミングチヤート図。 １０３……データ圧縮器、１０４……インタフ
エース回路、１０５……データ処理装置。

Claims (1)

1. 【特許請求の範囲】 １ 被検査論理回路でのある測定点より得られる
   パターン信号を圧縮するデータ圧縮手段と、該デ
   ータ圧縮手段からの圧縮データを、該データ入力
   許容時点からある時間経過後にある期間に亘つて
   繰り返し入力し、該期間中該データに変動がある
   か否かを判別するインタフエース手段と、該イン
   タフエース手段からの上期期間における圧縮デー
   タについての良否を、圧縮データ変動判別結果が
   無変動であつたことを示す場合のみ判定するデー
   タ処理手段とを具備してなる構成を特徴とする論
   理回路試験装置。 ２ 前記期間の長さは、データ処理手段より任意
   に設定される特許請求の範囲第１項記載の論理回
   路試験装置。 ３ インタフエース手段からの圧縮データ変動判
   別結果が変動していたことを示している場合に
   は、即測定点の更新が行なわれる特許請求の範囲
   第１項、又は第２項記載の論理回路試験装置。