JPS63186329A - 三角関数前処理装置 - Google Patents
三角関数前処理装置Info
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- JPS63186329A JPS63186329A JP62019302A JP1930287A JPS63186329A JP S63186329 A JPS63186329 A JP S63186329A JP 62019302 A JP62019302 A JP 62019302A JP 1930287 A JP1930287 A JP 1930287A JP S63186329 A JPS63186329 A JP S63186329A
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- 101150037531 sinR gene Proteins 0.000 abstract 2
- 238000004422 calculation algorithm Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
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- G—PHYSICS
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、三角関数演算における三角関数前処理装置に
関するものである。
関するものである。
〈従来の技術〉
三角関数ｓｉｎ Ｘ、ｃｏｓ Ｘを求めるには、例
えば初等関数の数値計算（−松信著、教育出版社）に述
べられているように、ティラー展開、チェビシェフ展開
などの級数展開法、またはＣＯＲＤＩＣなどのアルゴリ
ズムがある。しかし、これらのアルゴリズムを広い定義
域で用いるのは精度と演算時間の点から有効ではなく、
Ｏ＜Ｘ＜π／４となるように剰余算を行ない、狭い定義
域についてだけ上記アルゴリズムを適応するのが一般的
である。
えば初等関数の数値計算（−松信著、教育出版社）に述
べられているように、ティラー展開、チェビシェフ展開
などの級数展開法、またはＣＯＲＤＩＣなどのアルゴリ
ズムがある。しかし、これらのアルゴリズムを広い定義
域で用いるのは精度と演算時間の点から有効ではなく、
Ｏ＜Ｘ＜π／４となるように剰余算を行ない、狭い定義
域についてだけ上記アルゴリズムを適応するのが一般的
である。
Ｙ＝ｓｉｎ Ｘを求める計算アルゴリズムの一例を第
２図を用いて説明する。まず、剰余算を以下のように行
なう。Ｘを被除数、π／４を除数として剰余を求め、剰
余をＲ１商の下位３ビットを最下位のビットより、フラ
グｆｃ、ｆｂ、ｆ、ａにセットする。Ｒ＝Ｘ ・ｍｏ
ｄ （π／４）である。
２図を用いて説明する。まず、剰余算を以下のように行
なう。Ｘを被除数、π／４を除数として剰余を求め、剰
余をＲ１商の下位３ビットを最下位のビットより、フラ
グｆｃ、ｆｂ、ｆ、ａにセットする。Ｒ＝Ｘ ・ｍｏ
ｄ （π／４）である。
この時、第２図かられがるように、フラグｆａ、ｆｂ、
ｆｃと入力数Ｘの符号ＳＦとの関係により（表１、参照
）、以下のように演算が選択される。
ｆｃと入力数Ｘの符号ＳＦとの関係により（表１、参照
）、以下のように演算が選択される。
まず、ｆ ｃ ＝ １ならばＲ＝π／４−Ｒの補正を行
なう。次に入力Ｘの符号フラグＳＦとフラグｆａとの排
他的論理和が出力Ｙの符号となる。次に、フラグｆｂと
フラグｆｃの排他的論理和を求め、ｆｂｏｆｃ＝１なら
ばｃｏＳ Ｒを、そうでなければ、ｓｊｎ ＲをＣ０
ＲＤＩＣ又は展開式を用いて求め、これをＩＹＩとする
。このようなアルゴリズムのもとにＹ＝ｓｉｎ Ｘを
求める。
なう。次に入力Ｘの符号フラグＳＦとフラグｆａとの排
他的論理和が出力Ｙの符号となる。次に、フラグｆｂと
フラグｆｃの排他的論理和を求め、ｆｂｏｆｃ＝１なら
ばｃｏＳ Ｒを、そうでなければ、ｓｊｎ ＲをＣ０
ＲＤＩＣ又は展開式を用いて求め、これをＩＹＩとする
。このようなアルゴリズムのもとにＹ＝ｓｉｎ Ｘを
求める。
（以下、余白）
退−一乱
次に、第３図を用いて、従来の計算方式を説明する。ま
ず、Ｘをπ／４で剰余算を行ない（３０２）、剰余（Ｒ
）と商とを求める。ここで、フラグｆａ、ｆｂ、ｆｃは
ｒＯＪに初期化されているものとする。商の下位３ビッ
トを調べ、ビット０＝１（図面ではビットをｂｍ表す）
ならば（３０３）フラグｆｃに１をセットしく３０４）
、ビット１＝１ならば（３０５）フラグｆｂに１をセッ
トしく３０６）、ビット２＝１ならば（３０７）フラグ
ｆａに１をセットする（３０８）。フローチャート図で
は判断結果が肯定なら「Ｙ」を否定なら「Ｎ」の経路を
取る。
ず、Ｘをπ／４で剰余算を行ない（３０２）、剰余（Ｒ
）と商とを求める。ここで、フラグｆａ、ｆｂ、ｆｃは
ｒＯＪに初期化されているものとする。商の下位３ビッ
トを調べ、ビット０＝１（図面ではビットをｂｍ表す）
ならば（３０３）フラグｆｃに１をセットしく３０４）
、ビット１＝１ならば（３０５）フラグｆｂに１をセッ
トしく３０６）、ビット２＝１ならば（３０７）フラグ
ｆａに１をセットする（３０８）。フローチャート図で
は判断結果が肯定なら「Ｙ」を否定なら「Ｎ」の経路を
取る。
次に、ｆｃ＝１ならば（３０９） Ｒ＝ ｘ ／ ４−
Ｒの補正を行なう（３１０）。次に入力Ｘの符号フラグ
５Ｆ＝Ｏ（＋）で＜３１１）かつｆ ａ＝：１か（３−
１３）、または５Ｆ＝１（−）で（３１１）かっｆａ＝
ｏ （３１２）の時には、出力Ｙの符号１：！５Ｆ＝Ｌ
（−）とし、（３１４）、それ以外の場合は、出力Ｙの
符号はＳＦ＝’Ｏ（＋）とする（３１５）。
Ｒの補正を行なう（３１０）。次に入力Ｘの符号フラグ
５Ｆ＝Ｏ（＋）で＜３１１）かつｆ ａ＝：１か（３−
１３）、または５Ｆ＝１（−）で（３１１）かっｆａ＝
ｏ （３１２）の時には、出力Ｙの符号１：！５Ｆ＝Ｌ
（−）とし、（３１４）、それ以外の場合は、出力Ｙの
符号はＳＦ＝’Ｏ（＋）とする（３１５）。
次に、ｆｂ＝１ （３１６）かっｆｃ＝ｏ（３１８）ま
たは、ｆｂ＝ｏ （３１６）かっｆ ｃ＝１（３１７）
ならばｃｏｓ Ｒを（３２０）、そうでなければ、ｓ
ｉｎ Ｒを（３１９）、Ｃ０ＲＤＩＣ又は展開式を用
いて求め、これをｓｉｎ Ｘの演算結果とする。同様
に、Ｙ＝ｃｏｓ Ｘの計算アルゴリズムを第５図を用
いて説明する。まず、剰余算を以下のように行なう。Ｘ
を被除数、π／４を除数として剰余を求め、剰余をＲ，
商の下位３ビットを最下位のビットより、ｆｃ、ｆｂ、
ｆａにそれぞれセットする。Ｒ＝Ｘｍｏｄ（π／４）と
なる。
たは、ｆｂ＝ｏ （３１６）かっｆ ｃ＝１（３１７）
ならばｃｏｓ Ｒを（３２０）、そうでなければ、ｓ
ｉｎ Ｒを（３１９）、Ｃ０ＲＤＩＣ又は展開式を用
いて求め、これをｓｉｎ Ｘの演算結果とする。同様
に、Ｙ＝ｃｏｓ Ｘの計算アルゴリズムを第５図を用
いて説明する。まず、剰余算を以下のように行なう。Ｘ
を被除数、π／４を除数として剰余を求め、剰余をＲ，
商の下位３ビットを最下位のビットより、ｆｃ、ｆｂ、
ｆａにそれぞれセットする。Ｒ＝Ｘｍｏｄ（π／４）と
なる。
この時、第５図かられかるように、フラグｆａ。
ｆｂ、ｆｃと入力数Ｘの符号ＳＦとの関係（表２参照）
により、以下のように演算が選択される。
により、以下のように演算が選択される。
まず、ｆ ｃ ＝ １ならばＲ＝ π／ ４− Ｈの補
正を行なう。次にフラグｆａとｆｂの排他的論理和が、
出力Ｙの符号となる。次に、ｆｂとｆｃの排他的論理和
を求め、ｆｂｏｆｃ＝ｏならばｃｏｓ Ｒを、そうで
なければ、ｓｉｎ ＲをＣ０ＲＤ Ｉ Ｃ又は展開式
を用いて求め、これをＩＹＩとする。
正を行なう。次にフラグｆａとｆｂの排他的論理和が、
出力Ｙの符号となる。次に、ｆｂとｆｃの排他的論理和
を求め、ｆｂｏｆｃ＝ｏならばｃｏｓ Ｒを、そうで
なければ、ｓｉｎ ＲをＣ０ＲＤ Ｉ Ｃ又は展開式
を用いて求め、これをＩＹＩとする。
このようなアルゴリズムのもとにＹ＝ｃｏｓ Ｘを求
める。
める。
去−又
次に、第６図を用いて、従来の計算方式を説明する。ま
ず、Ｘをπ／４で剰余算を行ない（６０２）、剰余（Ｒ
）と商を求める。ここで、ｆａ、ｆｂ、ｆｃは０に初期
、化されているものとする。
ず、Ｘをπ／４で剰余算を行ない（６０２）、剰余（Ｒ
）と商を求める。ここで、ｆａ、ｆｂ、ｆｃは０に初期
、化されているものとする。
商の下位３ビットを調べ、ビットＯ＝４ならば（６０３
）フラグｆｃに１をセットしく６０４）、ビット１＝１
ならば（６０５）フラグｆｂに１をセットしく６０６）
、ビット２＝１ならば（６０７）フラグｆａに１をセッ
トする（６０８）。
）フラグｆｃに１をセットしく６０４）、ビット１＝１
ならば（６０５）フラグｆｂに１をセットしく６０６）
、ビット２＝１ならば（６０７）フラグｆａに１をセッ
トする（６０８）。
次に、ｆｃ＝１ならば（６０９）Ｒ＝π／４−Ｒの補正
を行なう（６１０）。次にｆ ａ＝１で（６１１）かっ
ｆｂ＝１か（６１３）または、ｆａ＝０で（６１１）か
っｆｂ＝ｏ （６１２）の時、出力Ｙの符号は５Ｆ＝Ｏ
（＋）としく６１４）、それ以外の場合は、出力Ｙの符
号は５Ｆ＝１ （−）とする（６１５）。
を行なう（６１０）。次にｆ ａ＝１で（６１１）かっ
ｆｂ＝１か（６１３）または、ｆａ＝０で（６１１）か
っｆｂ＝ｏ （６１２）の時、出力Ｙの符号は５Ｆ＝Ｏ
（＋）としく６１４）、それ以外の場合は、出力Ｙの符
号は５Ｆ＝１ （−）とする（６１５）。
次に、ｆｂ＝１ （６１６）かっｆｃ＝Ｏ（６１８）
または、ｆｂ＝ｏ （６１６）かッｆ ｃ ＝ １（６
１７）ならばｓｉｎ Ｒを（６２０）、そうでなけれ
ば、ｃｏｓＲを（６１９）−、Ｃ０ＲＤＩＣ又は展開式
を用いて求め、これをｃｏｓ Ｘの演算結果とする。
または、ｆｂ＝ｏ （６１６）かッｆ ｃ ＝ １（６
１７）ならばｓｉｎ Ｒを（６２０）、そうでなけれ
ば、ｃｏｓＲを（６１９）−、Ｃ０ＲＤＩＣ又は展開式
を用いて求め、これをｃｏｓ Ｘの演算結果とする。
〈発明の解決しようとする問題点〉
上述した従来の演算装置では、三角関数Ｙ＝ｓｉｎ
Ｘ、Ｙ＝ｃｏｓ Ｘなどを求めるには、０＜Ｘ＜π／４
となるようにＸを被除数、π／４を除数として剰余算を
行ない、剰余をＲとし、商を求め、商の下位３ビットを
１ビットずつ判定しながらフラグにセットするというこ
とと、フラグと入力数Ｘとの符号ＳＦとの関係により出
力Ｙの符号の決定と、演算の選択を行なうということを
、マイクロプログラムで行なっていたため、マイクロプ
ログラムのステップ数が増加し、実行時間の増加を伴う
という問題点があった。
Ｘ、Ｙ＝ｃｏｓ Ｘなどを求めるには、０＜Ｘ＜π／４
となるようにＸを被除数、π／４を除数として剰余算を
行ない、剰余をＲとし、商を求め、商の下位３ビットを
１ビットずつ判定しながらフラグにセットするというこ
とと、フラグと入力数Ｘとの符号ＳＦとの関係により出
力Ｙの符号の決定と、演算の選択を行なうということを
、マイクロプログラムで行なっていたため、マイクロプ
ログラムのステップ数が増加し、実行時間の増加を伴う
という問題点があった。
〈問題点を解決するための手段および作用〉本発明の三
角関数を求める装置は被除数を格納するレジスタと、除
数を格納するレジスタと、除算を行なうための加減算器
と、剰余を格納するレジスタと、商の下位３ビットを下
位より格納する第１フラグ、第２フラグ、第３フラグと
、入力数の符号を整向する第４フラグと、前記第２フラ
グ、第３フラグと、第４フラグとの値により出力数の符
号フラグを決定するための論理回路を有している。
角関数を求める装置は被除数を格納するレジスタと、除
数を格納するレジスタと、除算を行なうための加減算器
と、剰余を格納するレジスタと、商の下位３ビットを下
位より格納する第１フラグ、第２フラグ、第３フラグと
、入力数の符号を整向する第４フラグと、前記第２フラ
グ、第３フラグと、第４フラグとの値により出力数の符
号フラグを決定するための論理回路を有している。
したがって、上述した従来の三角関数前処理装置では、
三角関数Ｙ＝ｓｉｎ Ｘ、Ｙ：ＱＯ８Ｘなどを求める
には、Ｏ＜Ｘ＜π／４となるようにＸを被除数、π／４
を除数として剰余算を行ない、剰余をＲとし、商の下位
３ビットを１ビットずつ判定しながらフラグにセットす
るということと、フラグと入力数Ｘの符号ｇＦとの関係
により出力Ｙの符号の決定と、演算・の選択を行なうと
いうことを、マイクロプログラムで行なっていたのに対
し、本発明は、商の下位３ビットをフラグにセットする
機能を設けるということと、フラグと入力数Ｘの符号Ｓ
Ｆとの関係により、出力Ｙの符号の決定と演算の選択を
論理ゲートにより行なうということで、マイクロプログ
ラムのステップ数の減少と、実行時間を短縮化できると
いう独創的内容を有する。
三角関数Ｙ＝ｓｉｎ Ｘ、Ｙ：ＱＯ８Ｘなどを求める
には、Ｏ＜Ｘ＜π／４となるようにＸを被除数、π／４
を除数として剰余算を行ない、剰余をＲとし、商の下位
３ビットを１ビットずつ判定しながらフラグにセットす
るということと、フラグと入力数Ｘの符号ｇＦとの関係
により出力Ｙの符号の決定と、演算・の選択を行なうと
いうことを、マイクロプログラムで行なっていたのに対
し、本発明は、商の下位３ビットをフラグにセットする
機能を設けるということと、フラグと入力数Ｘの符号Ｓ
Ｆとの関係により、出力Ｙの符号の決定と演算の選択を
論理ゲートにより行なうということで、マイクロプログ
ラムのステップ数の減少と、実行時間を短縮化できると
いう独創的内容を有する。
〈実施例〉
次に、本発明の実施例についてｓｉｎ Ｘを求める場
合を例に取って図面を参照して説明する。
合を例に取って図面を参照して説明する。
第１図は１本発明の一実施例の構成概要を示すブロック
図である。第４図は、一実施例により５ｉｎＸを求める
計算のフローチャート図である。
図である。第４図は、一実施例により５ｉｎＸを求める
計算のフローチャート図である。
第１図において、１０１は被除数用レジスタ、１０２は
除数用レジスタ、１０３は加減算器（以下、ＡＬＵ）、
１０４は剰余用レジスタ、１０５は商レジスタ、１０６
は論理回路、１０７は符号フラグ、１０８，１０９，１
１０はフラグ、１１１．１１２．１１３は排他的論理和
ゲートである。
除数用レジスタ、１０３は加減算器（以下、ＡＬＵ）、
１０４は剰余用レジスタ、１０５は商レジスタ、１０６
は論理回路、１０７は符号フラグ、１０８，１０９，１
１０はフラグ、１１１．１１２．１１３は排他的論理和
ゲートである。
本実施例におけるフラグ１０８，１０９，１１０゜１０
７はそれぞれ第１．第２、第３、第４フラグを構成して
いる。
７はそれぞれ第１．第２、第３、第４フラグを構成して
いる。
ｓｉｎ Ｘを求める時、まず被除数Ｘを被除数用レジ
スタ１０１に除数π／２を除数用レジスタ１０２に格納
し、ＡＬＵ１０３を用いてＸをπ／４で割った余りＲを
剰余用レジスタ１０４に、商を商用レジスタ１０５にそ
れぞれ格納する（４０２）。次に、商の下位３ビットを
商用レジスタ１０５より下位からフラグｆｃ１０８、ｆ
ｂ１０９゜ｆａｌｌｏへ格納しく４０３）、前記フラグ
ｆｃ１０８＝１ （４０４）ならばＲ＝π／４−Ｒを剰
余用レジスタ１０４に格納する（４０５）、次に入力Ｘ
の符号フラグ（ＳＦ）１０７とフラグｆａ１１０の排他
的論理和を排他的論理和ゲート１１３により求め、論理
回路１０６により出力Ｙの符号を決定しフラグ（ＳＦ）
１０７に格納する（４０６）。
スタ１０１に除数π／２を除数用レジスタ１０２に格納
し、ＡＬＵ１０３を用いてＸをπ／４で割った余りＲを
剰余用レジスタ１０４に、商を商用レジスタ１０５にそ
れぞれ格納する（４０２）。次に、商の下位３ビットを
商用レジスタ１０５より下位からフラグｆｃ１０８、ｆ
ｂ１０９゜ｆａｌｌｏへ格納しく４０３）、前記フラグ
ｆｃ１０８＝１ （４０４）ならばＲ＝π／４−Ｒを剰
余用レジスタ１０４に格納する（４０５）、次に入力Ｘ
の符号フラグ（ＳＦ）１０７とフラグｆａ１１０の排他
的論理和を排他的論理和ゲート１１３により求め、論理
回路１０６により出力Ｙの符号を決定しフラグ（ＳＦ）
１０７に格納する（４０６）。
次に、前記フラグｆｂ１０９とｆｃ１０８との排他的論
理和を排他的論理和ゲート１１３により求め、ｆｂＱｆ
ｃ＝１ならばｃｏｓ Ｒを、そうでなければ、ｓｉｎ
ＲをＣ０ＲＤＩＣ又は展開式を用いて求め、これが
ｓｉｎ Ｘの演算結果となる（４０７）。
理和を排他的論理和ゲート１１３により求め、ｆｂＱｆ
ｃ＝１ならばｃｏｓ Ｒを、そうでなければ、ｓｉｎ
ＲをＣ０ＲＤＩＣ又は展開式を用いて求め、これが
ｓｉｎ Ｘの演算結果となる（４０７）。
次に、ｃｏｓ Ｘを求める場合を説明する。第７図は
、本実施例によるｃｏｓ Ｘを求める計算のフローチ
ャート図である。
、本実施例によるｃｏｓ Ｘを求める計算のフローチ
ャート図である。
ｃｏｓ Ｘを求める時には、まず被除数Ｘを被除数用
レジスタ１０１に除数π／２を除数用レジスタ１０２に
格納し、ＡＬＵ１０３を用いてＸをπ／４で割った余り
Ｒを剰余用レジスタ１０４に。
レジスタ１０１に除数π／２を除数用レジスタ１０２に
格納し、ＡＬＵ１０３を用いてＸをπ／４で割った余り
Ｒを剰余用レジスタ１０４に。
商を商用レジスタ１０５にそれぞれ格納する（７０２）
。次に、商の下位３ピツ］・を商用レジスタ１０５より
下位からフラグｆｃ１０８、ｆｂｌ。
。次に、商の下位３ピツ］・を商用レジスタ１０５より
下位からフラグｆｃ１０８、ｆｂｌ。
９、ｆａｌｌｏへ格納しく７０３）、前記フラグｆｃ１
０８＝１ （７０４）ならばＲ＝ ｔｃ ／ ４− Ｒ
を剰余用レジスタ１０４に格納する（７０５）。
０８＝１ （７０４）ならばＲ＝ ｔｃ ／ ４− Ｒ
を剰余用レジスタ１０４に格納する（７０５）。
次に、フラグｆａｌｌｏとフラグｆｂ１０９との排他的
論理和を排他的論理和ゲート１１３により求め、論理回
路１０６により出力Ｙの符号を決定しフラグ１０７に格
納する（７０６）。次に、前記フラグｆｂ１０９とｆｃ
１０８との排他的論理和を排他的論理和ゲート１１３に
より求め、ｆｂＯｆｃ＝Ｏならばｃｏｓ Ｒを、そう
でなければ、ｓｉｎ ＲをＣ０ＲＤＩＣ又は展開式を
用いて求め、これがｃｏｓ Ｘの演算結果となる（７
０７）。
論理和を排他的論理和ゲート１１３により求め、論理回
路１０６により出力Ｙの符号を決定しフラグ１０７に格
納する（７０６）。次に、前記フラグｆｂ１０９とｆｃ
１０８との排他的論理和を排他的論理和ゲート１１３に
より求め、ｆｂＯｆｃ＝Ｏならばｃｏｓ Ｒを、そう
でなければ、ｓｉｎ ＲをＣ０ＲＤＩＣ又は展開式を
用いて求め、これがｃｏｓ Ｘの演算結果となる（７
０７）。
〈発明の効果〉
以上説明したように本発明は、三角関数Ｙ＝ｓｉｎ
Ｘ、Ｙ＝ｃｏｓ Ｘなどを求めるシステムにおいて、
Ｏ＜Ｘ＜π／４となるようにＸを被除数、π／４を除数
として剰余算を行ない、剰余をＲとし、商の下位３ビッ
トをフラグにセットする機能を設けるということと、フ
ラグと入力数Ｘの符号ＳＦとの関係により出力Ｙの符号
の決定と演算の選択を、論理ゲートにより行なうという
ことで、今までマイクロプログラムで行なっていたステ
ップ（３０３〜３０８，３１１〜３１３，３１６〜３１
８，６０３〜６０８．６１１〜６１３゜６１６〜６１８
）の処理が不要となり、マイクロプログラムのステップ
数の減少と、実行時間を短縮化できるという効果がある
。
Ｘ、Ｙ＝ｃｏｓ Ｘなどを求めるシステムにおいて、
Ｏ＜Ｘ＜π／４となるようにＸを被除数、π／４を除数
として剰余算を行ない、剰余をＲとし、商の下位３ビッ
トをフラグにセットする機能を設けるということと、フ
ラグと入力数Ｘの符号ＳＦとの関係により出力Ｙの符号
の決定と演算の選択を、論理ゲートにより行なうという
ことで、今までマイクロプログラムで行なっていたステ
ップ（３０３〜３０８，３１１〜３１３，３１６〜３１
８，６０３〜６０８．６１１〜６１３゜６１６〜６１８
）の処理が不要となり、マイクロプログラムのステップ
数の減少と、実行時間を短縮化できるという効果がある
。
第１図は、本発明の一実施例の構成を示すブロック図、
第２図はｓｉｎ Ｘのグラフ、第３図はｓｉｎ Ｘ
を求める従来の計算例を示すフローチャート図、第４図
は、一実施例によりｓｉｎ ｘを求める計算のフロー
チャート図、第５図はｃＯｓＸのグラフ、第６図はｃｏ
ｓ Ｘを求める従来の計算例を示すフローチャート図
、第７図は一実施例によるｃｏｓ Ｘを求める計算の
フローチャート図である。 １０１・・・・・被除数用レジスタ、 １０２・・・・・除数用レジスタ。 １０３・・・・・加減算器、 １０４・・・・・剰余用レジスタ、 １０５・・・・・商レジスタ、 １０６・・・・・論理回路。 １０７・・・・・符号フラグ。 １０８．１０９．１１０ ・・・・・フラグ、 １１１．１１２．１１３ ・・・・・排他的論理和ゲート。 特許出願人 日本電気株式会社代理人 弁理
士 桑 井 清 − 第４図 第５図 特開昭６３−１８６；（：ビニ＋（７）第７図
第２図はｓｉｎ Ｘのグラフ、第３図はｓｉｎ Ｘ
を求める従来の計算例を示すフローチャート図、第４図
は、一実施例によりｓｉｎ ｘを求める計算のフロー
チャート図、第５図はｃＯｓＸのグラフ、第６図はｃｏ
ｓ Ｘを求める従来の計算例を示すフローチャート図
、第７図は一実施例によるｃｏｓ Ｘを求める計算の
フローチャート図である。 １０１・・・・・被除数用レジスタ、 １０２・・・・・除数用レジスタ。 １０３・・・・・加減算器、 １０４・・・・・剰余用レジスタ、 １０５・・・・・商レジスタ、 １０６・・・・・論理回路。 １０７・・・・・符号フラグ。 １０８．１０９．１１０ ・・・・・フラグ、 １１１．１１２．１１３ ・・・・・排他的論理和ゲート。 特許出願人 日本電気株式会社代理人 弁理
士 桑 井 清 − 第４図 第５図 特開昭６３−１８６；（：ビニ＋（７）第７図
Claims (1)
- 【特許請求の範囲】 三角関数を求めるシステムにおいて、被除数を格納する
レジスタと、除算を行なうための加減算器と、剰余を格
納するレジスタと、商の下位３ビットを下位よりそれぞ
れ格納する第１フラグ、第２フラグ、第３フラグと、入
力数の符号を格納する第４フラグと、前記第２フラグ、
第３フラグと第４フラグとの値により出力数の符号フラ
グを決定するための論理回路とを有し、 入力データを被除数として、π／４を法とする剰余算を
前記加減算器により行ない、剰余算の商の下位３ビット
を前記第１フラグ、第２フラグ、第３フラグにそれぞれ
格納し、前記第３フラグと前記第４フラグとの排他的論
理和また前記第２フラグと前記第３フラグとの排他的論
理和を、前記論理回路により決定して符号フラグを決定
することと、前記第１フラグと前記第２フラグとの排他
的論理和により正弦値を求めるか、余弦値を求めるかを
決定することを特徴とする三角関数前処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019302A JPS63186329A (ja) | 1987-01-28 | 1987-01-28 | 三角関数前処理装置 |
| US07/149,333 US4870606A (en) | 1987-01-28 | 1988-01-28 | Trigonometric function preprocessing system |
| DE3854207T DE3854207T2 (de) | 1987-01-28 | 1988-01-28 | Vorbearbeitungssystem für eine trigonometrische Funktion. |
| EP88101245A EP0276856B1 (en) | 1987-01-28 | 1988-01-28 | Trigonometric function preprocessing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019302A JPS63186329A (ja) | 1987-01-28 | 1987-01-28 | 三角関数前処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63186329A true JPS63186329A (ja) | 1988-08-01 |
| JPH0584928B2 JPH0584928B2 (ja) | 1993-12-03 |
Family
ID=11995624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019302A Granted JPS63186329A (ja) | 1987-01-28 | 1987-01-28 | 三角関数前処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4870606A (ja) |
| EP (1) | EP0276856B1 (ja) |
| JP (1) | JPS63186329A (ja) |
| DE (1) | DE3854207T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5271090A (en) * | 1990-03-21 | 1993-12-14 | At&T Bell Laboratories | Operational speed improvement for neural network |
| EP0622727A1 (en) * | 1993-04-29 | 1994-11-02 | International Business Machines Corporation | System for optimizing argument reduction |
| US6373316B1 (en) * | 2000-01-18 | 2002-04-16 | International Business Machines Corporation | Digital cosine and sine multiplication circuits |
| JP5304483B2 (ja) * | 2009-06-30 | 2013-10-02 | 富士通株式会社 | 演算処理装置 |
Citations (1)
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| JPS5858627A (ja) * | 1981-10-01 | 1983-04-07 | Hitachi Ltd | 三角関数発生回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL164403C (nl) * | 1970-10-19 | 1980-12-15 | Hollandse Signaalapparaten Bv | Digitale sinus/cosinus generator. |
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-
1987
- 1987-01-28 JP JP62019302A patent/JPS63186329A/ja active Granted
-
1988
- 1988-01-28 EP EP88101245A patent/EP0276856B1/en not_active Expired - Lifetime
- 1988-01-28 US US07/149,333 patent/US4870606A/en not_active Expired - Fee Related
- 1988-01-28 DE DE3854207T patent/DE3854207T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858627A (ja) * | 1981-10-01 | 1983-04-07 | Hitachi Ltd | 三角関数発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0276856A3 (en) | 1991-03-13 |
| DE3854207T2 (de) | 1996-04-04 |
| US4870606A (en) | 1989-09-26 |
| EP0276856B1 (en) | 1995-07-26 |
| JPH0584928B2 (ja) | 1993-12-03 |
| DE3854207D1 (de) | 1995-08-31 |
| EP0276856A2 (en) | 1988-08-03 |
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