JPS63181052A - メモリ書込み保護方式 - Google Patents
メモリ書込み保護方式Info
- Publication number
- JPS63181052A JPS63181052A JP62013793A JP1379387A JPS63181052A JP S63181052 A JPS63181052 A JP S63181052A JP 62013793 A JP62013793 A JP 62013793A JP 1379387 A JP1379387 A JP 1379387A JP S63181052 A JPS63181052 A JP S63181052A
- Authority
- JP
- Japan
- Prior art keywords
- register
- memory
- write permission
- write
- lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006378 damage Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野］
本発明は情報処理装置における主記憶装置に関し、特に
そのメモリ保護方式に関する。
そのメモリ保護方式に関する。
（従来の技術）
従来、この種の主記憶装置のメモリ保護方式は、プログ
ラムの誤りなどにより破壊してはならないメモリエリア
に対して書込みが行われるのを防止するためのものであ
る。このためには、制御装置とデータ処理装置とにそれ
ぞ几キーレジスタを設け、主記憶装置にはロックレジス
タを設けている。このキーレジスタの内容とロックレジ
スタの内容との間でメモリキー情報とメモリロック情報
とを照合し、第２図に示すようにメモリキー情報とメモ
リロック情報との一致したところ、およびキーレジスタ
の内容が００”の場合に限ってマツチング条件として採
用し、マツチング条件が満足されたところでなければ書
込みをしない方式が公知である。
ラムの誤りなどにより破壊してはならないメモリエリア
に対して書込みが行われるのを防止するためのものであ
る。このためには、制御装置とデータ処理装置とにそれ
ぞ几キーレジスタを設け、主記憶装置にはロックレジス
タを設けている。このキーレジスタの内容とロックレジ
スタの内容との間でメモリキー情報とメモリロック情報
とを照合し、第２図に示すようにメモリキー情報とメモ
リロック情報との一致したところ、およびキーレジスタ
の内容が００”の場合に限ってマツチング条件として採
用し、マツチング条件が満足されたところでなければ書
込みをしない方式が公知である。
（発明が解決しようとする問題点）
上述した従来のメモリ書込み保護方式は制御装置および
データ処理装置にキーレジスタを設け、主記憶装置にロ
ックレジスタを設けて、両レジスタの内容が一致した場
合にはデータを書込むことができるように構成されてい
る。
データ処理装置にキーレジスタを設け、主記憶装置にロ
ックレジスタを設けて、両レジスタの内容が一致した場
合にはデータを書込むことができるように構成されてい
る。
従って、プログラムの誤りや暴走によりキーレジスタの
内容７５ｚ″’ｏｏ”となって主記憶装置の倶１に送出
されてしまうと云う欠点がある。
内容７５ｚ″’ｏｏ”となって主記憶装置の倶１に送出
されてしまうと云う欠点がある。
すなわち、主記憶装置の側にメモリキー情報が００”と
して送出されると、すべてのメモリキー情報がメモリロ
ック情報と一致してしまい、メモリ書込み動作が実行さ
れてメモリ内容が破壊されてしまうと云う欠点がある。
して送出されると、すべてのメモリキー情報がメモリロ
ック情報と一致してしまい、メモリ書込み動作が実行さ
れてメモリ内容が破壊されてしまうと云う欠点がある。
本発明の目的は、制御装置およびデータ処理装置の内部
にメモリキー情報を格納するキーレジスタの他にメモＩ
Ｊ Ｗ込み許可信号を格納するメモＩＪ ｊＪ込み許可
レジスタを備え、主記憶装ｆ社の内部にメモリロック情
報を格納するロックレジスタの他にメモリ書込み許可信
号を受付けて保持するメモリ書込み許可受付はレジスタ
を設けることによって上記欠点を除去し、メモリキー情
報が′００”になったとしても書込み許可受付はレジス
タがセットされていない限り書込むことができないよう
に構成したメモリ書込み保護方式を提供することにある
。
にメモリキー情報を格納するキーレジスタの他にメモＩ
Ｊ Ｗ込み許可信号を格納するメモＩＪ ｊＪ込み許可
レジスタを備え、主記憶装ｆ社の内部にメモリロック情
報を格納するロックレジスタの他にメモリ書込み許可信
号を受付けて保持するメモリ書込み許可受付はレジスタ
を設けることによって上記欠点を除去し、メモリキー情
報が′００”になったとしても書込み許可受付はレジス
タがセットされていない限り書込むことができないよう
に構成したメモリ書込み保護方式を提供することにある
。
（問題点を解決するための手段）
本発明によるメモリ書込み保護方式は、制御装置と主記
憶装置とを具備して構成したことにより実現さ几るもの
である。
憶装置とを具備して構成したことにより実現さ几るもの
である。
制御装置は、キーレジスタ、第１のメモリアドレスレジ
スタ、第１のデータレジスタ、および書込み許可信号を
保持するための書込み許可レジスタを備えて構成したも
のである。
スタ、第１のデータレジスタ、および書込み許可信号を
保持するための書込み許可レジスタを備えて構成したも
のである。
主記憶装置は、第１のメモリアドレスレジスタに対応す
る第２のメモリアドレスレジスタ。
る第２のメモリアドレスレジスタ。
第１のデータレジスタに対応する第２のデータレジスタ
、キーレジスタに対応するロックレジスタ、キーレジス
タおよびロックレジスタの内容を比較して一致条件を検
出するためのマツチング回路、書込み許可信号を受付け
て保持するための書込み許可受付はレジスタ、マツチン
グ回路の一致出力と書込み許可受付はレジスタの内容と
の間でＡＮＤ条件をとるためのＡＮＤゲート、ならびに
ＡＮＤゲートの出力が得られているときに第２のメモリ
アドレスレジスタによって指示されたアドレスへ第２の
データレジスタによって指示されたデータを書込むこと
ができるメモリ回路を備えて構成したものである。
、キーレジスタに対応するロックレジスタ、キーレジス
タおよびロックレジスタの内容を比較して一致条件を検
出するためのマツチング回路、書込み許可信号を受付け
て保持するための書込み許可受付はレジスタ、マツチン
グ回路の一致出力と書込み許可受付はレジスタの内容と
の間でＡＮＤ条件をとるためのＡＮＤゲート、ならびに
ＡＮＤゲートの出力が得られているときに第２のメモリ
アドレスレジスタによって指示されたアドレスへ第２の
データレジスタによって指示されたデータを書込むこと
ができるメモリ回路を備えて構成したものである。
（実施例〉
次に１本発明について図面を参照して詳細に説明する。
第１図は、本発明によるメモリ書込み保護方式を実現す
る一実施例を示すブロック図である。
る一実施例を示すブロック図である。
第１図において、１は制御装置％ ２．９はそれぞれメ
モリアドレスレジスタ、３はキーレジスタ、４．１０は
それぞれデータレジスタ、５は書込み許可レジスタ、６
は主記憶装置、７はロックレジスタ％ ８はマツチング
回路、１１は書込み許可受付はレジスタ％ １２はＡＮ
Ｄゲート、１３はメそり回路である。
モリアドレスレジスタ、３はキーレジスタ、４．１０は
それぞれデータレジスタ、５は書込み許可レジスタ、６
は主記憶装置、７はロックレジスタ％ ８はマツチング
回路、１１は書込み許可受付はレジスタ％ １２はＡＮ
Ｄゲート、１３はメそり回路である。
制御装置１は第１のメモリアドレスレジスタ２と、キー
レジスタ３と、第１のデータレジスタ４と、書込み許可
レジスタ５とにより構成されている。主記憶装置６はメ
モリロック情＠ｉを格納するためのロックレジスタ７と
、ロックレジスタフのメモリロック情報とキーレジスタ
３のメモリキー情報とのマツチング条件を取るためのマ
ツチング回路８と、制御装置１の第１のメモリアドレス
レジスタ２に格納されたアドレス情味をセーブするため
の第２のメモリアドレスレジスタ９と、第１のデータレ
ジスタ４に格納されたデータ情報をセーブするための第
２のデータレジスタ１０と、書込み許可レジスタ６の信
号を受付けて保持するための書込み許可受付はレジスタ
１１と、書込み許可受付はレジスタ１１およびマツチン
グ回路８の出力のＡＮＤ条件を取るためのＡＮＤゲート
１２と、書込みデータを貯えるだめのメモリ回路１３と
によって構成されている。
レジスタ３と、第１のデータレジスタ４と、書込み許可
レジスタ５とにより構成されている。主記憶装置６はメ
モリロック情＠ｉを格納するためのロックレジスタ７と
、ロックレジスタフのメモリロック情報とキーレジスタ
３のメモリキー情報とのマツチング条件を取るためのマ
ツチング回路８と、制御装置１の第１のメモリアドレス
レジスタ２に格納されたアドレス情味をセーブするため
の第２のメモリアドレスレジスタ９と、第１のデータレ
ジスタ４に格納されたデータ情報をセーブするための第
２のデータレジスタ１０と、書込み許可レジスタ６の信
号を受付けて保持するための書込み許可受付はレジスタ
１１と、書込み許可受付はレジスタ１１およびマツチン
グ回路８の出力のＡＮＤ条件を取るためのＡＮＤゲート
１２と、書込みデータを貯えるだめのメモリ回路１３と
によって構成されている。
メモリ回路１３のグロテクションブロックエリアをＩＫ
ワード単位に分割し、分割単位にロックレジスタ７ヘメ
モリロツク用のメモリキー情＠をセットする。すなわち
、０〜ＩＫワードは”１１”、ＩＫ〜２にワードは０１
”、・・・・・・と云うようにセントする。
ワード単位に分割し、分割単位にロックレジスタ７ヘメ
モリロツク用のメモリキー情＠をセットする。すなわち
、０〜ＩＫワードは”１１”、ＩＫ〜２にワードは０１
”、・・・・・・と云うようにセントする。
メモリ装置６のメモリエリアにブータラ書込むには、制
御装置ｌからアドレスレジスタ２のアドレス情報と第１
のデータレジスタ４のデータ、およびキーレジスタ３の
メモリキー情報全送出しなければならない。しかし５本
発明では書込み動作の前に書込み許可レジスタ５をセッ
トシ、その信号により主記憶装置６の書込み許可受付は
レジスタ１１がセットされる。
御装置ｌからアドレスレジスタ２のアドレス情報と第１
のデータレジスタ４のデータ、およびキーレジスタ３の
メモリキー情報全送出しなければならない。しかし５本
発明では書込み動作の前に書込み許可レジスタ５をセッ
トシ、その信号により主記憶装置６の書込み許可受付は
レジスタ１１がセットされる。
そこで、制御装置ｌから送出された第１のメモリアドレ
スレジスタ２のアドレス情報ヲもとにして、ロックレジ
スタ７によってグロテクションブロックエリアを選択す
る。これによって０−ｔＫワードのメモリロック情報１
１１ｎが出力される。制御装置１から送出されたキーレ
ジスタ３のメモリキー情報″１１”とメモリロック情報
”１１”とが合っているので、この場合にはマツチング
条件が満足され、マツチング回路８の出力信号がＡＮＤ
ゲート１２に出力される。
スレジスタ２のアドレス情報ヲもとにして、ロックレジ
スタ７によってグロテクションブロックエリアを選択す
る。これによって０−ｔＫワードのメモリロック情報１
１１ｎが出力される。制御装置１から送出されたキーレ
ジスタ３のメモリキー情報″１１”とメモリロック情報
”１１”とが合っているので、この場合にはマツチング
条件が満足され、マツチング回路８の出力信号がＡＮＤ
ゲート１２に出力される。
書込み許可受付はレジスタ１３の書込み許可信号が供給
されてデータを書込むことができる。
されてデータを書込むことができる。
書込み信号は、同時に誉込み許可レジスタ５および書込
み許可受付はレジスタ１１をリセットする。
み許可受付はレジスタ１１をリセットする。
なお、プログラムの暴走などによりメモリキー情報が０
０′であって、アドレス情報およびデータが主記憶装置
６に送出さｎた場合には、マツチング回路８ではマツチ
ング条件が底室する。この条件出力はＡＮＤゲー）１２
の入力に加えら几るが、書込み許可受付はレジスタ１１
がセットされていないので、ＡＮＤ条件が取れずに書込
み信号が送出できない。
０′であって、アドレス情報およびデータが主記憶装置
６に送出さｎた場合には、マツチング回路８ではマツチ
ング条件が底室する。この条件出力はＡＮＤゲー）１２
の入力に加えら几るが、書込み許可受付はレジスタ１１
がセットされていないので、ＡＮＤ条件が取れずに書込
み信号が送出できない。
（発明の効果）
以上説明したように本発明は、制御装置およびデータ処
理装置の内部にメモリキー情報を格納するキーレジスタ
の他にメモリ書込み許可信号を格納するメモリ書込み許
可レジスタヲ備工、主記憶装置の内部にメモリロック情
報を格納するロックレジスタの他にメモリ書込み許可信
号を受付けて保持するメモリ書込み許可受付はレジスタ
を設けることによって、メモリキー情柘が“００″にな
ったとしても書込み許可受付はレジスタがセットされて
いない限り査込みが禁止されるので、メモリ内容の破壊
や誤書込みを起すことがないと云う効果がある。
理装置の内部にメモリキー情報を格納するキーレジスタ
の他にメモリ書込み許可信号を格納するメモリ書込み許
可レジスタヲ備工、主記憶装置の内部にメモリロック情
報を格納するロックレジスタの他にメモリ書込み許可信
号を受付けて保持するメモリ書込み許可受付はレジスタ
を設けることによって、メモリキー情柘が“００″にな
ったとしても書込み許可受付はレジスタがセットされて
いない限り査込みが禁止されるので、メモリ内容の破壊
や誤書込みを起すことがないと云う効果がある。
【図面の簡単な説明】
第１図は１本発明によるメモリ書込み保護方式を実現す
るための一実施例を示すブロック図である。 第２図は、メモリキー情報とメモリロック情報との一致
条件を示す説明図である。 １・・・制御装置 ２〜５，７．９〜１１・・・レジスタ ６・・・主記憶装置 ８・・・マツチング回路 １２・・・ＡＮＤゲート １３・・・メモリ回路
るための一実施例を示すブロック図である。 第２図は、メモリキー情報とメモリロック情報との一致
条件を示す説明図である。 １・・・制御装置 ２〜５，７．９〜１１・・・レジスタ ６・・・主記憶装置 ８・・・マツチング回路 １２・・・ＡＮＤゲート １３・・・メモリ回路
Claims (1)
- キーレジスタ、第１のメモリアドレスレジスタ、第１の
データレジスタ、および書込み許可信号を保持するため
の書込み許可レジスタを備えた制御装置と、前記第１の
メモリアドレスレジスタに対応する第２のメモリアドレ
スレジスタ、前記第１のデータレジスタに対応する第２
のデータレジスタ、前記キーレジスタに対応するロック
レジスタ、前記キーレジスタおよび前記ロックレジスタ
の内容を比較して一致条件を検出するためのマッチング
回路、前記書込み許可信号を受付けて保持するための書
込み許可受付けレジスタ、前記マッチング回路の一致出
力と前記書込み許可受付けレジスタの内容との間でＡＮ
Ｄ条件をとるためのＡＮＤゲート、ならびに前記ＡＮＤ
ゲートの出力が得られているときに前記第２のメモリア
ドレスレジスタによつて指示されたアドレスへ前記第２
のデータレジスタによつて指示されたデータを書込むこ
とができるメモリ回路を備えた主記憶装置とを具備して
構成したことを特徴とするメモリ書込み保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62013793A JPS63181052A (ja) | 1987-01-23 | 1987-01-23 | メモリ書込み保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62013793A JPS63181052A (ja) | 1987-01-23 | 1987-01-23 | メモリ書込み保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181052A true JPS63181052A (ja) | 1988-07-26 |
Family
ID=11843124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62013793A Pending JPS63181052A (ja) | 1987-01-23 | 1987-01-23 | メモリ書込み保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181052A (ja) |
-
1987
- 1987-01-23 JP JP62013793A patent/JPS63181052A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101238473A (zh) | 保护密钥的安全终端、例程和方法 | |
| US8195946B2 (en) | Protection of data of a memory associated with a microprocessor | |
| US4016409A (en) | Longitudinal parity generator for use with a memory | |
| NL8600217A (nl) | Dataverwerkende inrichting bevattende een geheugeninrichting voorzien van een coincidentieschakeling die in een foutherkennings- en een coincidentiemode schakelbaar is. | |
| JPS62214599A (ja) | 半導体記憶装置 | |
| US7054121B2 (en) | Protection circuit for preventing unauthorized access to the memory device of a processor | |
| US5237531A (en) | Read-only memory having a security circuit preventing unauthorized memory retrieval | |
| JPS63181052A (ja) | メモリ書込み保護方式 | |
| JPS5853791B2 (ja) | 文字認識装置 | |
| JPS62160554A (ja) | メモリの不正アクセス防止装置 | |
| KR20020054519A (ko) | 인터럽트를 이용한 응용 프로그램의 에러검출장치 및 방법. | |
| JPS63225839A (ja) | セキユリテイ機能付きｒｏｍ | |
| JPH0441375B2 (ja) | ||
| JPH06309236A (ja) | メモリの不正書込み検出回路 | |
| JPH05241966A (ja) | メモリ制御装置 | |
| JPS60129860A (ja) | アドレス指定例外検出方式 | |
| JPS62251833A (ja) | 計算機システム | |
| JPH04160583A (ja) | シングルチップマイクロコンピュータ | |
| JPH0336650A (ja) | メモリ保護方式 | |
| JPS626341A (ja) | 情報処理装置 | |
| JPS61208155A (ja) | 記憶デ−タ保護方式 | |
| JPH02130660A (ja) | 書込み保護回路 | |
| JPH0528050A (ja) | メモリ−ｉｃカードのコピープロテクト方法及び回路 | |
| JPH04347788A (ja) | Ｉｃメモリカード | |
| JPH01279343A (ja) | 計算機システムの主記憶保護方式 |