JPS63180214A - Electronic circuit - Google Patents

Electronic circuit

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Publication number
JPS63180214A
JPS63180214A JP62012828A JP1282887A JPS63180214A JP S63180214 A JPS63180214 A JP S63180214A JP 62012828 A JP62012828 A JP 62012828A JP 1282887 A JP1282887 A JP 1282887A JP S63180214 A JPS63180214 A JP S63180214A
Authority
JP
Japan
Prior art keywords
pull
level
transistor
gate
circuit
Prior art date
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Pending
Application number
JP62012828A
Other languages
Japanese (ja)
Inventor
Akihiro Yano
矢野 章浩
Michiaki Kuroiwa
通明 黒岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
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Publication of JPS63180214A publication Critical patent/JPS63180214A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To output an H level without losing the performance of dielectric strength by connecting a gate of an N-channel transistor (TR) to an input of a NOT circuit. CONSTITUTION:In case of the presence of pull-up option P-O, a depletion TR is used for N-channel TRs NTR 7, 8 and an input of a NOT circuit 10 goes to an H level and the output goes to an L level. An L level is fed to the gate of a pull-up TR PTR 6, which is turned on and an input of the circuit 10 is applied to the gate of the NTR 7, and since the depletion TR is employed, the resistance between the power supply 1 and the output terminal 3 is small and the pull-up state outputting the H level is attained. In the absence of P-O, a depletion TR is given and the input of the circuit 10 goes to an L level and the output goes to an H level. An H level is fed to the gate of the PTR 6, which is turned off. An enhancement TR is used for the NTR 7, an input of the circuit 10 is fed to the gate, which is turned off and the power supply 1 and the terminal 3 are disconnected. Thus, the H level is outputted without losing the performance of dielectric strength.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロコンピュータ等の電子回路に関し
、特にそのプルアップオプション回路の改良に関するも
のである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to electronic circuits such as microcomputers, and particularly relates to improvements in pull-up option circuits thereof.

〔従来の技術〕[Conventional technology]

従来のこの種のプルアップオプション回路を第2図に示
す。図において、1は電源、2はアース、3は出力端子
、4は出カバソファ用Nチャネルトランジスタである。
A conventional pull-up option circuit of this type is shown in FIG. In the figure, 1 is a power supply, 2 is a ground, 3 is an output terminal, and 4 is an N-channel transistor for the output sofa.

また5〜10まででプルアップオプション回路が構成さ
れており、5はデプレッションマスクであり、プルアッ
プ選択用Nチャネルトランジスタ7〜9について、これ
らのうちの所望のものをデプレッション形トランジスタ
に変更する為のものであり、6はプルアップ用Pチャネ
ルトランジスタ、10は否定回路である。
In addition, a pull-up option circuit is configured from 5 to 10, and 5 is a depletion mask, which is used to change a desired one of the N-channel transistors 7 to 9 for pull-up selection into a depletion type transistor. 6 is a P-channel transistor for pull-up, and 10 is a negative circuit.

次に動作について説明する。まず、プルアップオプショ
ン有りの場合を考える。この時は、Nチャネルトランジ
スタ(プルアップ選択用トランジスタ)7.8にデプレ
ッションを打つことにより、デプレッション形にする。
Next, the operation will be explained. First, consider the case with a pull-up option. At this time, the N-channel transistors (pull-up selection transistors) 7 and 8 are made into a depression type by applying depression.

そのことにより、否定回路10の入力はH(ハイ)レベ
ルになり、否定回路10の出力はL(ロウ)レベルとな
る。こうすることによりプルアップ用Pチャネルトラン
ジスタ6のゲートにLレベルが加わる事になり、該トラ
ンジスタ6はオン状態になる。Nチャネルトランジスタ
7のゲートにはLレベルが加わっている為、通常オン状
態にあり、電源1と出力端子3とはトランジスタ6.7
による抵抗を介して接続された状態、つまりプルアップ
状態になる。
As a result, the input of the NOT circuit 10 becomes H (high) level, and the output of the NOT circuit 10 becomes L (low) level. By doing so, an L level is applied to the gate of the pull-up P-channel transistor 6, and the transistor 6 is turned on. Since an L level is applied to the gate of N-channel transistor 7, it is normally in an on state, and power supply 1 and output terminal 3 are connected to transistor 6.7.
It is in a state where it is connected through a resistor, that is, it is in a pull-up state.

次にプルアップオプション無しの場合を考える。Next, consider the case without the pull-up option.

この時は、Nチャネルトランジスタ9にデプレッション
を打つことにより、デプレッション形にする。そのこと
により、否定回路10の入力はLレベルになり、否定回
路10の出力はHレベルとなる。こうすることによりプ
ルアップ用Pチャネルトランジスタ6のゲートにHレベ
ルが加わる事になり、該トランジスタ6はオフ状態にな
る。Nチャネルトランジスタ7はデプレッションが打た
れていないので、エンハンスメント形であり、そのゲー
トにはLレベルが加わっている為、オフ状態にあり、電
源1と出力端子3とは切離された状態になる。
At this time, the N-channel transistor 9 is made into a depletion type by applying a depletion voltage. As a result, the input of the NOT circuit 10 goes to the L level, and the output of the NOT circuit 10 goes to the H level. By doing so, an H level is applied to the gate of the pull-up P-channel transistor 6, and the transistor 6 is turned off. Since the N-channel transistor 7 is not depleted, it is of the enhancement type, and since the L level is applied to its gate, it is in the off state, and the power supply 1 and the output terminal 3 are disconnected. .

ここでNチャネルトランジスタ7の役割は、耐圧を上げ
る為のものである。っまりNチャネルトランジスタ7が
無いとすると、Pチャネルトランジスタ6がオフ状態で
も電源1と出力端子3とはトランジスタ6によるダイオ
ードを介して接続されており、出力端子3に電源1以上
の電圧を加えると、端子3から電源1へ電流が流れてし
まう。
The role of the N-channel transistor 7 here is to increase the breakdown voltage. Assuming that there is no N-channel transistor 7, even if the P-channel transistor 6 is off, the power supply 1 and the output terminal 3 are connected through the diode of the transistor 6, and a voltage higher than the power supply 1 is applied to the output terminal 3. Then, current flows from terminal 3 to power supply 1.

そこでNチャネルトランジスタ7を設けることにより、
該トランジスタ7のブレイクダウン電圧まで耐圧を上げ
ることができる。
Therefore, by providing the N-channel transistor 7,
The withstand voltage can be increased up to the breakdown voltage of the transistor 7.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来のプルアップオプション回路のNチャネルトランジ
スタ7は以上のようにプルアップオプションの有無とは
無関係にどちらの時もゲートがLレベルである為、トラ
ンジスタサイズを大きくして抵抗値を小さくしないと出
力端子3にHレベルが出力されにくく、出力Hレベルが
トランジスタ7の抵抗値のばらつきにより影響されるな
どの問題点があった。
As mentioned above, the gate of the N-channel transistor 7 in the conventional pull-up option circuit is at the L level regardless of the presence or absence of the pull-up option, so unless the transistor size is increased and the resistance value is decreased, the output will be reduced. There are problems in that it is difficult to output an H level to the terminal 3, and the output H level is affected by variations in the resistance value of the transistor 7.

この発明は上記のような問題点を解消するためになされ
たもので、耐圧性能を損うことなく、トランジスタサイ
ズを小さくでき、しかもHレベルを出力しやすい電子回
路を得ることを目的とする。
The present invention has been made to solve the above-mentioned problems, and aims to provide an electronic circuit that can reduce transistor size without impairing voltage resistance performance and that can easily output an H level.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係る電子回路は、従来回路のNチャネルトラ
ンジスタ7のゲートを否定回路10の入力に接続するよ
うにしたものである。
In the electronic circuit according to the present invention, the gate of the N-channel transistor 7 of the conventional circuit is connected to the input of the negative circuit 10.

〔作用〕[Effect]

この発明における電子回路は、従来回路のNチャネルト
ランジスタ7のゲートを否定回路1oの入力に接続する
ことにより、プルアップ有無のそれぞれの場合に応じて
トランジスタ7のゲートに加わる電圧を可変にするよう
にしており、プルアップ有りの場合、トランジスタ7の
ゲートにHレベルが加わることにより出力端子3にHレ
ベルが出力されやすくなり、プルアップ無しの場合、ト
ランジスタ7のゲートにLレベルが加わるから、トラン
ジスタサイズを縮小しても従来と変わらない耐圧が得ら
れるものである。
In the electronic circuit of the present invention, by connecting the gate of the N-channel transistor 7 of the conventional circuit to the input of the inverting circuit 1o, the voltage applied to the gate of the transistor 7 is made variable depending on whether pull-up is performed or not. If there is a pull-up, an H level is applied to the gate of the transistor 7, which makes it easier to output an H level to the output terminal 3, and if there is no pull-up, an L level is applied to the gate of the transistor 7. Even if the transistor size is reduced, the same breakdown voltage as before can be obtained.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第1図は本発明の一実施例による電子回路を示し、図に
おいて、1から10までの構成は従来のものと殆ど同じ
であり、従来はNチャネルトランジスタ7のゲート入力
をアースへ接続していたのを、この実施例では、否定回
路10の入力、即ち2つのプルアップ選択用トランジス
タ7.8の共通接続された主電極に接続するようにした
ものである。
FIG. 1 shows an electronic circuit according to an embodiment of the present invention. In the figure, the configurations 1 to 10 are almost the same as the conventional one, and conventionally the gate input of the N-channel transistor 7 is connected to ground. In this embodiment, it is connected to the input of the inverter 10, that is, to the commonly connected main electrodes of the two pull-up selection transistors 7.8.

次に動作について説明する。まず、プルアップオプショ
ン有りの場合を考える。この時は、Nチャネルトランジ
スタ7.8にデプレッションを打つことにより、否定回
路10の入力はH(ハイ)レベルになり、否定回路10
の出力はL(ロウ)レベルとなる。プルアップ用Pチャ
ネルトランジスタ6のゲートにLレベルが加わる事によ
り該トランジスタ6はオン状態になる。Nチャネルトラ
ンジスタ7のゲートには否定回路100入力、つまりH
レベルが加わっており、しかもデプレッション形にして
いるので、Nチャネルトランジスタ7の抵抗値は非常に
小さなものになっている4、。その為、電源1と出力端
子3との間の抵抗値は小さく、しっかりしたHレベルが
出力されるプルアップ状態になる。
Next, the operation will be explained. First, consider the case with a pull-up option. At this time, by applying depression to the N-channel transistor 7.8, the input of the NOT circuit 10 becomes H (high) level, and the input of the NOT circuit 10 becomes H (high) level.
The output becomes L (low) level. When an L level is applied to the gate of the pull-up P-channel transistor 6, the transistor 6 is turned on. The gate of the N-channel transistor 7 has a negative circuit 100 input, that is, an H
Since the level is added and the transistor is of a depletion type, the resistance value of the N-channel transistor 7 is extremely small4. Therefore, the resistance value between the power supply 1 and the output terminal 3 is small, resulting in a pull-up state in which a steady H level is output.

次にプルアップオプション無しの場合を考える。Next, consider the case without the pull-up option.

この時はNチャネルトランジスタ9にデプレッションを
打つことにより、デプレッション形にする。
At this time, the N-channel transistor 9 is made into a depletion type by applying a depletion voltage.

そのことにより、否定回路10の人力はLレベルになり
、否定回路10の出力はHレベルとなる。
As a result, the human power of the NOT circuit 10 goes to the L level, and the output of the NOT circuit 10 goes to the H level.

プルアップ用Pチ゛ヤネルトランジスタ6のゲートにH
レベルが加わる事により、該Pチャネルトランジスタ6
はオフ状態になる。Nチャネルトランジスタ7はデプレ
ッションが打たれていないので、エンハンスメント形で
あり、ゲートには否定回路10の入力、つまりLレベル
が加わっている為、オフ状態にあり、電源1と出力端子
3とは切離された状態になる。つまり、従来のものと同
一の状態になり、かつトランジスタ7のブレイクダウン
電圧まで耐圧を向上することができる。
H to the gate of pull-up P channel transistor 6
By adding the level, the P-channel transistor 6
is turned off. Since the N-channel transistor 7 is not depleted, it is of the enhancement type, and the input of the inverter 10, that is, the L level, is applied to the gate, so it is in the off state, and the power supply 1 and the output terminal 3 are disconnected. become separated. In other words, the state is the same as that of the conventional one, and the breakdown voltage can be improved up to the breakdown voltage of the transistor 7.

また、上記実施例ではプルアップオプション回路の場合
について説明したが、Pチャネルトランジスタ6のサイ
ズを大きくすることにより、出力ボートの形態をオプシ
ョンにする、つまりNチャネルオープンドレインタイプ
にするか、CMOS出力タイプにするかを選択するため
のオプション回路に変更することもでき、上記実施例と
同様の効果を奏する。
In the above embodiment, the case of a pull-up option circuit was explained, but by increasing the size of the P-channel transistor 6, the form of the output port can be made optional, that is, an N-channel open drain type, or a CMOS output It can also be changed to an optional circuit for selecting the type, and the same effect as the above embodiment can be achieved.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明に係る電子回路によれば、既存
のプルアップオプション回路を若干修正するだけで、耐
圧性能を損うことなくコンパクトで“H″レベル出力し
やすいものが得られる効果がある。
As described above, according to the electronic circuit according to the present invention, by only slightly modifying the existing pull-up option circuit, it is possible to obtain a compact circuit that is easy to output "H" level without impairing voltage resistance performance. be.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例による電子回路のプルアッ
プオプション回路を示す図であり、第2図は従来のプル
アップオプション回路を示す図である。 図において、1は電源、2はグランド、3は出力端子、
6はプルアップ用トランジスタ、7はMOSトランジス
タ、8.9はプルアップ選択用トランジスタ、10は否
定回路である。 なお図中同一符号は同−又は相当部分を示す。
FIG. 1 is a diagram showing a pull-up option circuit of an electronic circuit according to an embodiment of the present invention, and FIG. 2 is a diagram showing a conventional pull-up option circuit. In the figure, 1 is the power supply, 2 is the ground, 3 is the output terminal,
6 is a pull-up transistor, 7 is a MOS transistor, 8.9 is a pull-up selection transistor, and 10 is a negative circuit. Note that the same reference numerals in the figures indicate the same or equivalent parts.

Claims (5)

【特許請求の範囲】[Claims] (1)出力端子をプルアップするためのプルアップ用ト
ランジスタと、 該トランジスタと出力端子とを切り離すためのMOSト
ランジスタとを備え、 該MOSトランジスタのゲートに加わる電圧を可変とし
たことを特徴とする電子回路。
(1) It is characterized by comprising a pull-up transistor for pulling up the output terminal and a MOS transistor for separating the transistor and the output terminal, and the voltage applied to the gate of the MOS transistor is variable. electronic circuit.
(2)上記プルアップ用トランジスタのゲートには、 電源とグランド間に直列接続されそれぞれのゲートがグ
ランドに接続された2つのプルアップ選択用トランジス
タの共通接続された主電極のレベルが否定回路を介して
加わることを特徴とする特許請求の範囲第1項記載の電
子回路。
(2) The gate of the above-mentioned pull-up transistor is connected in series between the power supply and the ground, and the gates of the two pull-up selection transistors are connected to the ground. 2. The electronic circuit according to claim 1, wherein the electronic circuit is connected through the electronic circuit.
(3)上記MOSトランジスタのゲートは、上記否定回
路の入力及び2つの上記プルアップ選択用トランジスタ
の共通接続された主電圧に接続されていることを特徴と
する特許請求の範囲第1項または第2項記載の電子回路
(3) The gate of the MOS transistor is connected to the main voltage that is commonly connected to the input of the inverting circuit and the two pull-up selection transistors. The electronic circuit according to item 2.
(4)上記プルアップ用トランジスタはPチャネルMO
Sトランジスタであり、 2つの上記プルアップ選択用トランジスタ及びMOSト
ランジスタはNチャネルMOSトランジスタであること
を特徴とする特許請求の範囲第1項ないし第3項のいず
れかに記載の電子回路。
(4) The above pull-up transistor is a P-channel MO
4. The electronic circuit according to claim 1, wherein the transistor is an S transistor, and the two pull-up selection transistors and the MOS transistor are N-channel MOS transistors.
(5)プルアップオプション有りの時は2つの上記プル
アップ選択用トランジスタのうちの電源側のもの及び上
記MOSトランジスタがデプレッション形とされ、 プルアップオプション無しの時は2つの上記プルアップ
選択用トランジスタのうちのグランド側のものがデプレ
ッション形とされることを特徴とする特許請求の範囲第
1項ないし第4項のいずれかに記載の電子回路。
(5) When there is a pull-up option, the one on the power supply side of the two pull-up selection transistors and the above-mentioned MOS transistor are in the depletion type, and when there is no pull-up option, the two pull-up selection transistors are 5. The electronic circuit according to claim 1, wherein one of the circuits on the ground side is of a depression type.
JP62012828A 1987-01-22 1987-01-22 Electronic circuit Pending JPS63180214A (en)

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JP (1) JPS63180214A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008114414A (en) * 2006-11-01 2008-05-22 Ngk Insulators Ltd Twin screw extruder

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008114414A (en) * 2006-11-01 2008-05-22 Ngk Insulators Ltd Twin screw extruder

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