JPS6316779A

JPS6316779A - 垂直同期信号の周波数判別回路

Info

Publication number: JPS6316779A
Application number: JP16162286A
Authority: JP
Inventors: Toru Miyazaki; 通宮崎; Yukinori Kudo; 工藤　幸則
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-07-09
Filing date: 1986-07-09
Publication date: 1988-01-23
Anticipated expiration: 2012-01-29
Also published as: JP2577359B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はテレビジョン信号の同期信号処理回路におい
て、垂直同期信号す周波数を判別するデジタル方式の垂
直同期信号の周波数判別回路に関する。

（従来の技術）周知のように、テレビジョン放送方式には、大きく分け
てＮＴＳＣ方式、ＰＡＬ方式、ＳＥＣＡＭ方式がある。

これらの方式において、垂直同期信号の周波数は、基本
的にはＮＴＳＣ方式が６０　［Ｈｚ］、ＰＡＬ方式及び
ＳＥＣＡＭ方式が５０１：Ｈｚ〕であり、その他地域に
よりては５０　（Ｈｚ）と６０　（Ｈｚ〕とが混在して
いる場合もある。そこで、テレビジョン信号の垂直同期
信号処理において、上記のような５０　（Ｈｚ〕の信号
と６０　（Ｈｚ〕の信号の両方に対応させるためには、
垂直同期信号の周波数に関する情報を得る必要がある。

第７図に従来の垂直同期信号の周波数判別回路の構成を
示し、第８図にその各部出力波形を示す。

この判別回路は、入力端子１１よりテレビ／７ｉＩン信
号ｖＡ、を入力し、垂直同期信号分離回路１２にて垂直
同期・信号ｖＡｖだけを抽出する。そして、この垂直同
期信号ｖＡｖを信号判別回路１３に入力し、５０　［Ｈ
ｚ〕及び６０　（Ｈｚ〕の周波数判別信号ＰＡＦを得て
、出力端子１４から導出するものである。上記信号判別
回路１３は、単安定マルチバイブレータ１３１、アナロ
グ積分回路１３２、波形整形回路１３３で構成され、一
般にＩＣ化されている。

上記単安定マルチバイブレータ１３１は垂直同期信号ｖ
Ａｖの立下がシでトリガがかかカ、その出力を不安定状
態とし、可変時定数回路１５によって設定された時間経
過後に不安定状態から安定状態へ復帰させるものである
。上記可変時定数回路１５はＩＣ外付部品であり、ここ
では復帰時間が５５　［Ｈｚ〕に相当するように調整さ
れている。

今、上記垂直同期信号分離回路１２にて得られる垂直同
期信号■Ａｖが、第８図（ａ）　Ｋ示すように６０　［
Ｈｚ〕から５　Ｑ　（Ｈｚ）に切替わったとする。この
とき、単安定マルチバイブレータ１３１の出力ｖＭば、
同図（ｂ）に示すように同期信号ＶＡ　ｖ　カ６０　Ｃ
Ｊ（ｚ〕の間は常に復帰前にトリがかかかるので、Ｌ（
ロー）レペ／Ｉ／（不安定状態）のままとなる。ところ
が、同期信号ｖＡｖが５０　（Ｈｚ〕に切替わると復帰
時間経過後にトリガがかかるため、５５　（Ｈｚ〕相尚
相間時間経過後（−・イ）レベル（安定状態）となシ、
次のトリガで再びＬレベルとなる。このように単安定マ
ルチバイブレータ１３１からノクルス電圧が発生される
と、アナログ積分回路１３２の出力ｖｔ、ｒは、同図（
ｃ）に示すように波形整形回路１３３で設定されるスレ
ッショールドレベルＬｃ以上となる。したがって、波形
整形回路１３３から同図（ｄ）に示すような周波数判別
信号ＰＡＦが得られる。つまシ、ＰＡＦがＬレベルのと
き６０　［：Ｈｚｌ、Ｈレベルのとき５０　（Ｈｚ）と
判別することができる。

しかしながら、上記判別回路では、（１）　　単安定マルチバイブレータ１３１の不安定状
態から安定状態への復帰時間をＩＣ外付部品である可変
時定数回路１５によって調整しなければならない。

（２）　　可変時定数回路１５やアナログ積分回路１３
２の特性のばらつきにより、回路の特定値を統一するこ
とが困難でおる。

（３）全体の信号処−形態がアナログ処理であるため、
温度変化や電源電圧の変動によりて設定時定数、スレッ
シゴールドレベルＬｃに変動ヲ引起コし、常時安定した
判定を下すとは限らない。

（４）ＩＣ化に際して、可変時定数回路が外付部品とな
るため、このための接続端子が必要である。

といった問題を有している。

（発明が解決しようとする問題点）この発明は、従来の回路が時定数調整を必要とする点、
回路設定値の不統一、アナログ処理であることによる障
害、ＩＣ化における不都合を改善する之めに冷されたも
ので、個々の部品や周囲状況に影響されることなく、安
定した周波数判別を行なうことのできる、デジタル方式
による垂直同期信号の周波数判別回路を提供することを
目的とする。

［発明の構成］（問題点を解決するための手段）すなわち、この発明に係る垂直同期信ｉ波数判別回路は
、第１あるいは第２の周波数となるデジタルテレビジフ
ン信号の垂直同期信号に同期し互いに位相の異なる第１
及び第２のタイミングパルスを生成するタイミングパル
スと、前記垂直同期信号より高い周波数のクロックを発
生するクロック発生回路と、前記第１のタイミングパル
スにより初期状態となって前記クロックを計数するカウ
ンタ回路と、このカウンタ回路の計数値から前記垂直同
期信号の第１及び第２の周波数に一致する第１及び第２
の比較信号を発生する比較信号発生回路と、前記垂直同
期信号と前記第１及び第２の比較信号との位相が一致す
るか否かを検定する第１及び第２の信号検定回路と、前
記第１及び第２の信号検定回路の検定結果に基づいて前
記垂直同期信号が第１の周波数か第２の周波数かを判定
する判定回路とを具備したものである。

（作　用）つまり、上記のように構成することによって、デジタル
信号処理が可能となシ、外付部品による設定値の調整が
不要とカシ、電源電圧の変動や温度変化等の周囲状況に
関係なく回路設定値の安定化が計れる。また、外付部品
の不要化によってＸＩＣ化に際しても良好であシ、端子
数を削減することができる。

（実施例）以下、第１図乃至第６図を参照してこの発明の一実施例
を説明する。

第１図はテレビジョン受像機のデジタル手直偏向回路に
この発明を適用した場合の構成を示すものである。すな
わち、入力端子２１に供給されたデシタル・テレビジョ
ン信号ｖＤ１は、垂直同期信号抽出回路２２で垂直同期
信号ｖＤｖだけが取出され、タイミングパルス２３に供
給される。

このタイミングパルス２３は、第２図に示すように、シ
フトレジスタ２３１、インバータ２３２゜２３３及びＮ
ＡＮＤゲート２３４．；ｔｓｓで構成され、クロック発
生回路２４で発生される第１のクロックφ１（＝８ｆｓ
ｃ、ｆｓｃ：色副搬送波周波数）に基づいて、垂直同期
信号ｖＤｖの立下が９を検出した第１のタイミングパル
スＶＭＩとこれに準じた第２のタイミングパルスＹａｋ
発生出力するものである。

第３図（ｂ）〜（、）にそれぞれ（ａ）図に示す垂直同
期信号ＶＤＶ入力時のインバータ出力Ｑｉ＋Ｑｚ及び第
１及び第２のタイミングパルスｖＭＸ、ｖ８の出力波形
を示す。

第１のタイミングパルスＶつ□は垂直同期信号Ｖ。Ｖの
立下がシ時に発生し、第２のタイミングパルスｖＩ＆は
第１のタイミングパルスＶＭＩが発生してから１φ１ク
ロツク後に発生する。第１及び第２のタイミングパルス
ｖＭ□、ｖＲはいずれも周波数判別回路２５に供給され
る。

この周波数判別回路２５は、詳細全後述するが、上記ク
ロック発生回路２４で発生される第２のクロックφ２（
＝２ｆＨ，ｆＩＩ：水平同期周波数）に基づいて、デジ
タルテレビジョン信号Ｖ□の垂直同期信号が５０　（Ｈ
ｚ）か６０　（Ｈｚ）かを判別し、その垂直同期判別信
号ＰＤＦ　を垂直同期検出パルスＶ、　と共に生成出力
するものである。この判別信号Ｐ□及び検出パルスＶ、
は共に垂直同期信号再生回路２６に供給され、また判別
信号ＰＤＦは垂直同期信号再生回路２６で再生された垂
直同期信号ＶＤＴと共に瀧発生回路２７に供給される。

この瀧発生回路２７は再生された垂直同期信号ＶＤＴに
基づいて垂直同期期間に対応する溝波ｖｗを発生するも
ので、この溜液ｖｗはデジタ・ル積分回路２８に供給さ
れる。このデジタル積分回路２８は入力された溝波をデ
ジタル積分することによりデジタル鋸歯状波ｖＤＮを生
成するもので、このデジタル鋸歯状波ｖＤＮは出力端子
２９を介して図示しないデジタル・アナログ（Ｄ／Ａ　
）変換器に供給され、アナログ鋸歯状波に変換された後
、ブラウン管の垂直偏向回路に供給される。

第４図は上記周波数判別回路２５の構成をブロック化し
て示すものである。また、第５図は第４図に示した周波
数判別回路２５をＩＣ化に対応できるようにロジック化
して構成した場合の回路図である。第５図において、第
４図の各ブロックと対応する部分は点線で囲って示し、
以下第５図に沿ってその構成について説明する。

まず、図中２５１はカウンタ回路で、このカウンタ回路
２５１はカウンタ１ａ、インバータｌｂ。

Ｊｄ、Ｓ−ＲフリップフロップＩＣで構成される。

カウンタ１ａはＳ−ＲフリップフロップＩＣのＱ出力に
よって動作状態となう、第２のクロックφ２を計数し、
計数値を１０ビツトＱ１〜ＱＩＯで出力するもので、第
２のタイミングパルスｖＲによってリセットされる。こ
のカウンタ１ａの１０ビツト出力Ｑ１〜ＱＩＯ及びイン
バータ１ｄによる反転出力ｉ５は、第２のタイミングパ
ルスＶ、と共に比較信号発生回路２５２に供給される。

この比較信号発生回路２５２はカウンタ出力Ｑ１＋Ｑ２
．Ｑ４．Ｑ５．Ｑ７．ＱＢ、Ｑｙを入力してその論理積
を反転出力するＮＡＮＤグー）２ｍと、カウンタ出力Ｑ
５．Ｑ７．ＱＩＯを入力してその論理積を反転出力する
ＮＡＮＤゲート２ｂと、このＮＡＮＤゲート２ｂの出力
と第２の　タイミングパルスｖＲとの論理積を出力する
ＡＮＤｒ）　　２ｃと、このＡＮＤダート２Ｃ出力によ
ってリセットされ、ＮＡＮＤゲート２＆の出力によって
セットされるＳ−Ｒフリップフロップ２ｄとで、５０　
［Ｈｚｌａｍ五同期信号を検出するための５０　［Ｈｚ
〕比較信号Ｔ５Ｑｆ発生する第１の信号発生部を構成し
ている。また、カウンタ出力Ｑ　１　ｓ　Ｑ　２　ａ　
Ｑ　５　ｓ　Ｑ　７　＊　Ｑ　９　ｅ　Ｑ　”全入力し
てその論理積全反転出力するＮＡＮＤダート２ｅと、カ
ウンタ出力Ｑ　ｓ　、Ｑ　４１　Ｑ　６　＊　Ｑ　７　
ｔ　Ｑ　８　ａ　Ｑ　Ｊ　ｏを入力してその論理積全反
転出力するＮＡＮＤゲート２ｆと、このＮＡＮＤ）ｒ’
　−ト２　ｆの出力と第２のタイミングパルスｖＲとの
論理積全出力するに０ゲ一ト２ｇと、このＡＮＤ　ｆ−
ト２ｇ出力によってリセットされ、ＮＡＮＤ　ｌ’−）
　２　ｅの出力によってセットされるＳ−Ｒフリップ７
０ツブ２ｈとで、６０（Ｈｚ〕垂直同期信号を検出する
ための６０　（Ｈｚ）比較信号Ｔ６０を発生する第２の
信号発生部を構成している。

５０　（Ｈｚ）比較信号Ｔ５０は第１のタイミングパル
スＶＭＩと共に第１の信号検定回路２５３に供給され、
６０　（Ｈｚ）比較信号Ｔ６０は第１のタイミングパル
スＶＭＩと共に第２の信号検定回路２５４に供給される
。尚、上記ＮＡＮＤダート２６の出力はカウンタ回路２
５１のＳ−Ｒフリップフロップ１ｃのリセット端子Ｒに
供給される。

第１のイδ号検定回路２５３は、ｖＭ□及びＴ２Ｏの論
理積を出力するＡＮＤ　？’　−ト３　ａ、■つ□及び
インバータ３ｂの出力Ｔ５０の論理積全反転出力するＮ
ＡＮＤ　ｆ−ト３ｃ、このＮＡＮＤゲート３ｃの出力に
よってリセットされ１．靜■ゲート３ａの出力を計数す
る２ピツト出力ＱＩＩＱ２のカウンタ３ｄで構成される
。同様に、第２の信号検定回路２５４は、ＶＭＩ及びＴ
２Ｏの論理積を出力するＡＮＤゲート４ａ、ｖＭ工及び
インバータ４ｂの出力Ｔ６０の論理ｆＡヲ反転出力する
ＮＡＮＤゲート４ｃ、このＮＡＮＤゲート４ｃの出力に
よってリセットされ、瓜グー）４ａの出力を計数する２
ピツト出力Ｑ　Ｊ　Ｉ　Ｑ　２のカウンタ４ｄで構成さ
れる。上記ＡＮＤゲート３ａの出力及びカウンタ３ｄＣ
）Ｑｌ、Ｑ２出力は、判別回路２５５を構成するＮＡＮ
Ｄ　ｆ−ト５ａに供給され、同様に上記ＡＮＤグー）４
ａの出力及びカウンタ４ｄのＱＪ＃Ｑ、’出力は、判別
回路２５５を構成するＮＡＮＤゲート５ｂに供給される
。また、カウンタ３ｄの出力ＱｌはｖＭＸと共に選択回
路２５６を構成するＮＡＮＤ　）ｙ’　−）　６　ｍに
供給され、同様にカウンタ４ｄの出力Ｑ１はＶＭＩと共
に選択回路２５６を構成するＮＡＮＤ　ｆ　−）　６　
ｂに供給される。さらに、ＡＮＤゲート３ａの出力は選
択回路２５６のＡＮＤｒ−トロｄに供給され、同様にに
０ゲート４＆の出力は選択回路２５６の椰グー）６ｅに
供給される。

上記判別回路２５５は、ＮＡＮＤゲート５ａ、５ｂ及び
Ｓ−Ｒフリップフロップ５ｃで構成されるもので、フリ
ップフロップ５ｃはＮＡＮＤ　ｒ−）　５　Ｍの出力で
リセットされ、ＮＡＮＤゲート５ｂの出力でセットされ
る。このフリップフロッグ５ｃのＱ出力は前述した垂直
同期判別信号ｐＤｒとして出力される。一方、選択回路
２５６はＮＡＮＤゲート６＆。

６ｂ、このＮＡＮＤゲート６ａｊ６ｂによってセット・
リセットされるＳ−Ｒフリップフロラフ’　６　ｅ　、
このフリップフロッグ６ｃのＱ、Ｑ出力と第１及び第２
の信号検定回路２５３，２５４の各ＡＮＤダート３ｍ　
、４ａの出力との論理積を出力する瓜ダート６ｄ、６ｅ
、このＡＮＤ／１ｍ）　６　ｄ　、　６　ｅの出力の論
理和全出“力するＯ１’ｌ’−）６ｆで構成され、この
ＯＲダート６ｆの出力は前述した垂直同期検出ノ臂ルス
Ｖ、として出力される。

上記構成において、以下第６図を参照してその動作につ
いて説明する。

まず、上記第１及び第２のタイミングパルスｖＭｒ　ｌ
　ＶＲがそれぞれ第６図（ａ）　、　（ｂ）に示すよう
になって上記周波数判別回路２５に供給されたとする。

このとき、カウンタ回路２５１において、カウンタ１ａ
は第２のタイミングパルスＶ、の立下がシによってリセ
ットされると、第２のクロックφ２の計数を開始する。

つまり、カウンタ１ａは第１のタイミングパルスＶＭＩ
の立下がｔ）を基準時間としてクロック計数を開始する
。このカウンタ１ａの計数値は比較信号発生回路２５２
のＮＡＮＤゲート２　ａ　ｇ　２　ｂ　＋　２　ｅ　１
２　ｆに適宜入力される。

ここで比較信号発生回路２５２は、前述したように第１
及び第２の信号発生部を有している。第１の信号発生部
では基準時間より５０［Ｈｚ］に相当する計数値にてパ
ルス信号を発生し、第２の信号発生部では基準時間より
６０［Ｈｚ］に相当する計数値にてパルス信号を発生す
る。但し、正確に５０［Ｈｚ］と６０［Ｈｚコをとるの
ではなく、多少の幅を持たせるためにその幅の上限と下
限にて・９ルスを発生するように構成している。すなわ
ち。

ＮＡＮＤ　　り”　　　　）　　２　ａ、　　２　ｂｉ
ｌｊ５０［Ｈｚ　　コ　、　　ＮＡＮＤ　　り′−）２
ｅ、２ｆは６０［Ｈｚ］の各時間幅の上限と下限のパル
スを出力するものである。このため、ＮＡＮＤダー）２
ｍ、２ｅの各出力をそれぞれＳ−Ｒフリップフロップ２
ｄ　、　２ｈのセット端子ＳＫ。

ＮＡＮＤゲート２ｂ、２ｆの各出力をそれぞれＡＮＤ’
ｒ’−ト２ａ、２ｇを介してＳ−Ｒフリップフロッグ２
ｄ　、２ｈのリセット端子Ｒに供給することばより、第
６図（ｃ）　、　（ｄ）に示すような６０［Ｈｚ］比較
信号Ｔ６０及び５０［Ｈｚ］比較信号Ｔ５０が得られる
。

このように発生された比較信号のうち、Ｔ２ＯはＶＭＩ
と共に第１の信号検定回路２５３に入力される。この第
１の信号検定回路２５３において、ＶＭＩはＡＮＤゲー
ト３ａ及びＮＡＮＤダー）ＪｅｉＣ供給されてそれぞれ
Ｔ　５０　＋　Ｔ　ｓ　ｏとの論理損金とられ、これに
よってＴ２Ｏとタイミングが一致する信号Ｖｐ５０と一
致しない信号ｖｎ５ｏとに振分けられる。

この様子を第６図（ｇ）に示す。この図において、上側
パルスはＶｐ５０　、下側パルスはＶｆｉ５Ｇを示して
いる。

すなわち、Ｔ２Ｏは５０［Ｈｚ］に相当する信号である
のでｓ　Ｖｐ５０は５０［Ｈｚ］の周波数を持った信号
、Ｖｆｉ５０は５０［Ｈｚ］以外の周波数を持った信号
に相当する。これによって垂直同期信号ｖｎｖの５０［
Ｈｚ］の周期性を検定することになる。さらに、上記Ｎ
ＡＮＤグー）Ｊｃの出力によりてカウンタ３ｄをリセッ
トした後、このカウンタ３ｄによってＡＮＤゲート３ａ
の出力を計数することによって、垂直同期信号ＶＤＶの
５０［Ｈｚ］の連続性を検定し、その計数出力Ｑ１．Ｑ
２を５０［Ｈｚ］頻度出力として判別回路２５５及び選
択回路２５６に送っている。

一方、上記比較信号Ｔ６０はＶＭＩと共に第２の信号検
定回路２５４に入力される。この第２の信号検定回路２
５４においてｓ　ＶＨｌはＡＮＤゲート４ａ及びＮＡＮ
Ｄグー）４ｅに供給されてそれぞれＴ２Ｏ，Ｔ２Ｏとの
論理積をとられ、これによってＴ２Ｏとタイミングが一
致する信号Ｖｐ６０と一致しない信号ｖｎ６ｏとに振分
けられる。この様子を第６図（ｆ）に示す。この図にお
いて、上側・千ルスばＶｐ６０ｓ下側パルスはＶ。６ｏ
を示している。すなわち。

Ｔ２Ｏは６０［Ｈｚ］に相当する信号であるので、Ｖｐ
６０は６０［Ｈｚ］の周波数を持ッ７？信号、ｖｒ１６
ｏは６０［Ｈｚ］以外の周波数を持った信号に相当する
。

これによって垂直同期信号ＶＤＶの６０［Ｈｚ］の周期
性を検定することになる。さらに、上記ＮＡＮＤグー）
４ｃの出力によってカウンタ４ｄをリセットした後、こ
のカウンタ４ｄによってＡＮＤ）ＩＡ−ト４ａの出力を
計数することによって、垂直同期信号ＶＤＹの６０［Ｈ
ｚ］の連続性を検定し、その計数出力Ｑ　Ｊ　Ｉ　Ｑ　
ｚを６０［Ｈｚ］頻度出力として判別回路２５５及び選
択回路２５６に送っている。

上記判別回路２５５では、ＮＡＮＤグー）５ｍによって
、第１の信号検定回路２５３で得られるＡＮＤゲート３
ムの出力Ｖｐ５０及びカウンタ３ｄの出力Ｑｌ、Ｑ２の
論理積を反転出力することにより。

５０［Ｈｚ］の垂直同期信号ＶＤＴが３つ以上連続して
検出され次ときのみ５０［Ｈｚ］検出パルスＰ５０を得
ている。また、　ＮＡＮＤゲート５ｂによって、第２の
信号検定回路２５４で得られるＡＮＤゲート４ａの出力
Ｖｐ６０及びカウンタ４ｄの出力Ｑｌ。

Ｑ２の論理積を反転出力することにより、　６０［Ｈｚ
］の垂直同期信号ＶＤｖが３つ以上連続して検出された
ときのみ６０［Ｈｚ］検出パルスＰ６０を得ている。こ
れらの検出パルスＰ５０．Ｐ６０によってＲ−Ｓフリッ
プフロップ５ｃのセット・リセットを行なうことＫより
、その出力Ｑから第６図（ｊ）に示すような周波数判別
信号ＰＤＦが得られる。この周波数判別信号ＰＤＦは、
フリップフロップ５ｃの動作により、一度どちらかの判
別が下されるとそれ以後は逆の判別が下されない限り前
の判別結果を維持するというヒステリシス特性が与えら
れている。

上記選択回路２５６では、まずＮＡＮＤゲート６ａによ
ってカウンタ３ｄのＱ１出力とＶ旧の論理積をとり、そ
の反転出力によってＳ−Ｒフリラグフロップ６ｃをセッ
トする。また、　ＮＡＮＤゲート６ｂによってカウンタ
４ｄのＱ１出力とＶＭＩとの論理積をとシ、その反転出
力によってＳ−Ｒフリップ７０ツブ６ｃ５ｒ：リセット
する。これにより、フリッグフロッ７’　６　ｃのＱ出
力から、第６図（ｈ）に示すように５０［Ｈｚ］及び６
０［Ｈｚ］の判別信号Ｅ。

が得られる。

そこで、　　ＡＮＤゲート６ｔｉ、６＠Ｉｌｃよって７
リツプフロツ７’　６　ｃのＱ、Ｑ出力と椰グー）　ｓ
　ａ　ｒ４ａの出力Ｖｐ５０　＋　Ｖｐ６０との各論理
積をとシ、さらにＯＲゲート６ｆによって両者の論理和
をとることにより、第６図（１）に示すような垂直同期
検出パルスＶｐが得られる。つまシ、この選択回路２５
６では、上記２つの頻度出力をもとにしてＶｐ５０とＶ
ｐ６０とを選択し、ＶＭＩのうち周期性と連続性を満た
した垂直同期検出パルスＶｐを得ている。このように、
選択回路２５６の入力頻度レベルが判別回路２５５の入
力頻度レベルよりも低く設定しているのは、通常テレビ
ジョン映像信号においては、垂直同期信号の周波数誤差
よりも位相誤差の方がブランキング部分が現れたシする
等も目立つことが多いことを考慮したためである。

尚、上記回路において、カウンタ１ａは、第２のタイミ
ングパルスｖＲとＮＡＮＤゲート２ｇの出力Ｔ８によっ
て５−Ｒ７リツグ７０ッグ１ｃをセット・リセットする
ことにより得られるＱ出力で動作状態及び非動作状態に
選択制御される。っｔシ、ｌ垂直期間を越えるとストッ
プ状態に入り、次のＶａの入力で再び計数を開始するよ
うに構成されている。これは、第６図（＆）に示すよう
に第１のタイミングパルスＶ「に信号欠落が発生し、１
垂直期間内に第１のタイミングパルスＶＭＩが入力すれ
ない場合、次に入力するＶＭＩが単なる基準時間設定用
に使用されるようにして、少なくとも２つ続けて■旧が
入力されない限シｖＰ５０　＃　Ｖｐ６０　＊　ｖｌｓ
ｏ　ｌ　Ｖｎ６０が出力されないようにするなめである
。この様子を回路を用いてテレビジラン受像機のデジタ
ル垂直偏向回路を構成すれば、全デジタル信号処理系と
して垂直同期信号の５０　［Ｈｚ］　、　６０　［Ｈｚ
］の周波数判別を実現し、判別回路のロジック化により
てＩＣ化についても容易にかつ安価に製造することがで
きる。この場合、回路設定値の調整を不要とするほか、
温度変化、電源電圧変動等の周囲状況に影響されず、安
定した判別結果が得られる。

また、外付部品が不要となるので、部品による設定値の
ばらつきがなくなシ、さらにはＩＣ化だ際して端子数を
削減することができる。そして、判別条件に連続性をも
考慮し、ヒステリシス特性を持たせているので、より正
確にかつ安定した判別結果を得ることができる。さらに
は、テレビジョン信号の画像構成を考慮に入れて垂直同
期信号の位相情報と周波数情報の判別条件に差をつけて
いるので、より適正な垂直同期偏向を実現することがで
きる。

［発明の効果］以上詳述したようにこの発明によれば、個々の部品や周
囲状況に影響されることなく、安定しことができる。

周波数判別回路の一実施例を説明するためのもので、第
１図はこの発明が適用されるテレビジョン受像機のデジ
タル垂直偏向回路の構成を示すブロック回路図、第２図
は上記垂直偏向回路のタイミングパルスの構成を示すロ
ジック回路図、第３図は上記タイミングパルスの動作を
説明するためのタイミング図、第４図はこの発明による
周波数判別回路の基本構成を示すブロック回路図、第５
図は上記周波数判別回路をロジック化して構成した場合
のロジック回路図、第６図は上記ロジッ路の構成を示す
ブロック回路図、第８図は従来回路の動作を説明するた
めのタイミング図である。

１２・・・垂直同期信号分離回路、１３・・・垂直同期
信号判別回路、１３１・・・単安定マルチバイブレータ
、１３２・・・アナログ積分回路、１３３・・・波形整
形回路、１５・・・可変時定数回路、２２・・・垂直同
期抽出回路、２３・・・タイミングパルス、２４・・・
クロック発生回路、２５・・・周波数判別回路、２５１
・・・カウンタ回路、２５２・・・比較信号発生回路、
２５３．２５４・・・信号検定回路、２５５・・・判別
回路、２５６・・・選択回路、２６・・・垂直同期信号
再生回路、２７・・・ＰＷＭ発生回路、２８・・・デジ
タル積分回路、Ｖｎｒ・・・デジタルテレビジョン信号
、ＶＤ’／・・・垂直同期信号、■旧・・・第１のタイ
ミングパルス、Ｖａ・・・第２のタイミング・ゼルスＴ
ｈ　ＶＤＦ・・・周波数判別信号、　Ｖｐ・・・周波数
検出パルス、ＶＤＴ・・・垂直同期再生信号、Ｖｗ・・
・ＰＷＭ波信号、　ＶＤＮ・・・デジタル鋸歯状波信号
、φ１．φ２・・・第１及び第２のクロック。

出願人代理人　　弁理士　鈴　江　武　彦第２図

Claims

【特許請求の範囲】

第１あるいは第２の周波数となるデジタルテレビジョン
信号の垂直同期信号に同期し互いに位相の異なる第１及
び第２のタイミングパルスを生成するタイミング発生回
路と、前記垂直同期信号より高い周波数のクロックを発
生するクロック発生回路と、前記第１のタイミングパル
スにより初期状態となって前記クロックを計数するカウ
ンタ回路と、このカウンタ回路の計数値から前記垂直同
期信号の第１及び第２の周波数に一致する第１及び第２
の比較信号を発生する比較信号発生回路と、前記垂直同
期信号と前記第１及び第２の比較信号との位相が一致す
るか否かを検定する第１及び第２の信号検定回路と、前
記第１及び第２の信号検定回路の検定結果に基づいて前
記垂直同期信号が第１の周波数か第２の周波数かを判定
する判定回路とを具備したことを特徴とする垂直同期信
号の周波数判別回路。