JPS63164565A

JPS63164565A - シエ−デイング補正装置

Info

Publication number: JPS63164565A
Application number: JP61311106A
Authority: JP
Inventors: Shinichi Nishimura; 伸一西村; Kazuto Yamamoto; 一人山本
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1986-12-25
Filing date: 1986-12-25
Publication date: 1988-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はシューディング補正装置に関し、詳細には、蓄
積型イメージセンサの蓄積時間を各ブロック毎に設定し
て、光源等を含めたセンサ出力のばらつきを小さくする
シューディング補正装置に関する。

（従来の技術）一般に、光源から原稿に投射された光の反射光を光電変
換素子を用いて画像信号に変換する装置においては、光
源の光強度分布、原稿の紙面の状態、光電変換素子の各
画素に対する出力のばらつき等によって、原稿を読取っ
て得られる画像信号中にシューディングが生じることが
ある。

従来、このような画像信号中のシューディングを除去す
るシューディング補正装置としては、例えば光源として
蛍光灯を用いた装置で、蛍光灯端部の光量不足を補うた
めに、蛍光灯と原稿の間に補正板を挿入して原稿に投射
される光量が略均−となるように光学的な補正を行うも
のがある。

（発明が解決しようとする問題点）しかしながら、このような従来のシューディング補正装
置にあっては、原稿に投射される光量を均一なものとす
るために、補正板を設けて光学的なシューディング補正
を行う構成となっていたため、装置が大型となるという
問題点があった。

また、原稿に投射される光量にのみ着目してシューディ
ング補正を行う構成となっていたため、原稿からの反射
光を読取る光電変換素子、例えば蓄積型イメージセンサ
の出力はばらつきがあるので、原稿に投射された光量が
一定であっても読取った画像信号中にシューディングを
生じる。したがって、原稿に忠実な画像信号を得ること
ができないという問題点があった。

（発明の目的）そこで本発明は、多数の撮像素子で構成される蓄積型イ
メージセンサを複数のブロックに分割するとともに、各
ブロック毎の蓄積時間をセンサ出力のばらつきに基づい
てそれぞれ所定値に設定することにより、光源、蓄積型
イメージセンサ等出力のばらつきの原因となるもの全て
を包括し、電気的にシューディング補正を行って、装置
の小型化を図りつつ原稿に忠実な画像信号を得ることを
目的としている。

（発明の構成）本発明は、上記目的を達成するため、電荷の蓄積時間に
比例した出力レベルの信号を出力する多数の撮像素子を
有し、該撮像素子を複数のブロック毎に分割して出力を
取り出す蓄積型イメージセンサと、各撮像素子の蓄積電
荷を該ブロック毎にリセットするりセント回路と、蓄積
型イメージセンサの各ブロック毎の出力レベルを均一な
ものとする蓄積電荷のリセットタイミングを設定するリ
セットタイミング設定回路と、を備えたことを特徴とす
るものである。

以下、本発明の実施例に基づいて具体的に説明する。

第１〜４図は本発明の一実施例を示す図であり、光学式
画像読取装置に適用したものである。

まず、構成を説明する。

第１図において、１は蓄積型イメージセンサであり、蓄
積型イメージセンサＩは１７２８画素に対応する撮像素
子に１〜に１７２Ｂから構成される。１つの撮像素子、
例えば撮像素子Ｋｌは光信号を電気信号に変換するフォ
トダイオードＤ１およびフォトダイオードＤＩの出力を
電荷として蓄積する酸化被膜半導体（Ｍｅｔａｌ　０ｘ
ｉｅｄ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　：以下、ＭＯＳ
という）製造方法によって形成されるＭＯＳキャパシタ
Ｃ１から構成され、フォトダイオードＤ１とＭＯＳキャ
パシタＣ１は並列に接続される。また、撮像素子に２〜
Ｋ　１７２８も撮像素子に１と同様に構成され、各撮像
素子に１〜Ｋ　１７２８はそれぞれフォトダイオードＤ
１〜Ｄ　１７２８によって得られた電気信号をＭＯＳキ
ャパシタ０１〜Ｃ１７２８に電荷として蓄積するととも
に、電荷の蓄積時間（詳細は後述する）に比例した出力
レベルの信号を出力する。

蓄積型イメージセンサ１は連続した３２個の撮像素子（
例えば撮像素子に１〜に３２）からなる５４個のブロッ
クに分割されている。すなわち、撮像素子に１〜Ｋ　１
７２Ｂはその一方側（フォトダイオードＤ１〜Ｄ　１７
２Ｂのカソード側）が３２個づつ、すなわち撮像素子に
１〜に３２’、　Ｋ３３〜に６４．・・・・・・撮像素
子Ｋ　１６９７〜Ｋ　１７２Ｂ、づつ共通接続され、共
通側スイッチ５ＳＷＩ〜５ＳＷ５４の一端にそれぞれ接
続されている。また、撮像素子に１〜に１７２Ｂはその
他方側（フォトダイオードＤ１〜Ｄ］７２８のアノード
側）が個別側スイッチＳＷＩ〜５Ｗ１７２Ｂの一端に接
続されており、固定側スイッチＳＷＩ〜５Ｗ１７２８の
他端は全て共通接続されて接地されている。

この個別側スイッチＳＷＩ〜Ｓ　Ｗ１７２８はシフトレ
ジスタ２からのシフト信号ｓｈｌ〜５ｈ３２により０Ｎ
１０ＦＦされるが、各ブロックの対応する位置の撮像素
子同志すなわち、撮像素子Ｋｌ、に３２〜に１６９７．
撮像素子に２．に３４〜に１６９８．・・・・・・撮像
素子に３２、Ｋ６４・・・・・・Ｋ　１７２８ごとに同
時にシフト信号ｓｈｌ、ｓｈ２．・・・・・・５ｈ３２
が入力される。

個別側スイッチ５Ｗ１７２Ｂはシフトレジスタ２からの
シフト信号ｓｈｌ〜５ｈ３２が”Ｈ″レベルときＯＮと
なり、シフト信号ｓｈｌ〜５ｈ３２が“Ｌ″レベルとき
ＯＦＦとなる。

一方、シフトレジスタ２には１ラインの読取り走査を開
始させるライン同期信号ＬＮＳＹＣおよび装置の動作速
度を決定するクロック信号ＣＬＫが入力され、シフトレ
ジスタ２はライン同期信号ＬＮＳＹＣおよびクロック信
号ＣＬＫに同期したシフト信号ｓｈｌ〜５ｈ３２を各ブ
ロック毎の個別側スイッチＳＷＩ〜Ｓ　Ｗ１７２８に出
力する。

一方、前記共通側スイッチ５ＳＷＩ〜５ＳＷ５４は、そ
の一端が前述のように、ブロック毎に共通接続された撮
像素子に１〜ｋ　１７２８に接続されているが、その他
端には、抵抗Ｒ１〜Ｒ５４の一端が接続され、抵抗Ｒ１
〜Ｒ５４の他端は図示されない電源回路のＶＤＤ　（正
極性電源ライン）に接続される。各共通側スイッチ５Ｓ
Ｗ１〜５ＳＷ５４は各撮像素子に１〜Ｋ　１７２Ｂの蓄
積電荷を各ブロック毎にリセットするリセット回路とし
ての機能を有するものであるが詳細は後述する。各共通
側スイッチ５５ｗ１〜５ＳＷ５４にはシフトレジスタ３
からの５４個のブロックを順次切換えるブロック信号Ｂ
１〜Ｂ５４と蓄積型イメージセンサ１の各ブロックのリ
セットタイミングを設定するりセントタイミング設定回
路４からのりセント信号Ｌ１〜Ｌ５４との論理和に基づ
くブロックリセット信号ＢＬＩ〜ＢＬ５４がそれぞれ入
力され、共通側スイッチ５ＳＷ１−３ＳＷ５４はブロッ
クリセット信号ＢＬＩ〜ＢＬ５４がＨ”レベルのときＯ
Ｎ、”Ｌ″レベルときＯＦＦとなる。

リセットタイミング設定回路４は第２図に示すようにア
ドレスカウンタ５およびメモリ群６から構成される。ア
ドレスカウンタ５には前述のライン同期信号ＬＮＳＹＣ
およびクロック信号ＣＬＫが入力され、アドレスカウン
タ５はライン同期信号ＬＮＳＹＣおよびクロック信号Ｃ
ＬＫに同期したアドレス信号Ａをメモリ群６に出力する
。メモリ群６は８つのデータ端子Ｄ１〜Ｄ８を有するい
わゆる８ｂｉｔ　Ｘ　Ｋｗｏｒｄ　（Ｋは定数）のメモ
リ１１〜１７で構成されており、各メモリ１１〜１７の
各ｂｉｔには蓄積型イメージセンサ１を構成する５４個
のブロックの個々に応じたリセットタイミングが設定さ
れる。各ブロック毎のリセットタイミングは白原稿等、
少なくとも１ライン分の画素が均一な画像を読込み、各
ブロックを構成する３２個の撮像素子のうち出力レベル
の最も小さい撮像素子の出力レベルがある一定の値とな
るタイミングが各ブロック毎に設定される。例えば、メ
モリ１１のデータ端子Ｄ１に対応するメモリセルには撮
像素子に１〜に３２で構成される１番目のブロックのリ
セットタイミングが設定され、メモリー７のデータ端子
Ｄ６に対応するメモリセルには撮像素子Ｋ　１６９７〜
に１７２８で構成される５４番目のブロックのリセット
タイミングが設定される。メモリ群６はアドレス信号Ａ
を受けてリセット信号Ｌ１〜Ｌ５４をＯＲゲート群７に
出力する。ＯＲゲート群７は５４個のＯＲゲートで構成
され、リセット信号Ｌ１〜Ｌ５４および前述のブロック
信号Ｂ１〜Ｂ５４との論理和に基づくブロックリセット
信号ＢＬＩ〜ＢＬ５４を共通側スイッチ５ＳＷＩ〜Ｓ　
Ｓ　ＷＳ２に出力する。共通側スイッチ５ＳＷＩ〜５Ｓ
Ｗ５４と各抵抗Ｒ１〜Ｒ５４との接続点からはそれぞれ
蓄積型イメージセンサ■の各ブロック毎の画信号ＶＤＩ
〜ＶＤ５４が取り出され、マルチプレクサ８に入力され
る。共通側スイッチ５ＳＷＩ〜５ＳＷ５４のうちいずれ
か一つがＯＮされたとき、その共通側スイッチ５ＳＷＩ
〜Ｓ　Ｓ　ＷＳ２に対応するブロックを構成する撮像素
子に１〜Ｋ　１７２８に接続された個別側スイッチＳＷ
１〜５Ｗ１７２Ｂのうちのいずれか１つがシフト信号ｓ
ｈｌ〜５ｈ３２によって選択されると、該個別側スイッ
チＳＷ１〜５Ｗ１７２Ｂを介して接地された撮像素子に
１〜に１７２８にオンとなっている共通側スイッチ５Ｓ
ＷＩ〜５ＳＷ５４を介して充電電流が流れ、当該ブロッ
クの画信号ＶＤＩ〜ＶＤ５４をマルチプレクサ８へ出力
する。マルチプレクサ８には前述のライン同期信号ＬＮ
ＳＹＣおよびクロック信号ＣＬＫが入力されており、マ
ルチプレクサ８はライン同期信号ＬＮＳＹＣおよびクロ
ック信号ＣＬＫに同期して画信号ＶＤＩ〜ＶＤ５４を順
次切換え、出力信号ＯＵＴを出力する。

次に、作用を説明する。

まず、本発明の基本原理について説明する。

第３図（ａ）は蓄積型イメージセンサ１の各ブロック毎
の蓄積時間を一定として白原稿を読取ったときのセンサ
出力を示す図であり、説明の都合上１５のブロックに分
割しである。このときの出力レベルのばらつきはブロッ
ク毎のセンサ出力の最大レベルをＡ１、最小レベルをＡ
２とすると、（Ａ１−Ａ２．）／　（Ａ１＋Ａ２）とな
る。ところで、いま１つのブロックに着目するとブロッ
ク内の出力レベルのばらつきは蓄積型イメージセンサ１
の全体のばらつきに比較すると小さいことが判る。

そこで、第３図（ｂ）に示すように各ブロックの蓄積時
間を各ブロックの出力レベルの最小値が一定となるよう
に設定したとき、出力レベルのばらつきは、ブロック毎
のセンサ出力の最大レベルをＢ１、最小レベルをＢ２と
すると、（Ｂ　１−Ｂ２）／　（Ｂ１＋Ｂ２）となる。

ここで、Ａ２＝８２と仮定とするとＡＩ＞Ｂｌであれば
次の関係が成立する。

（Ａｔ−Ａ２）／　（Ａ１＋Ａ２）＞（Ｂｌ−Ｂ２）／　（Ｂ１＋Ｂ２）いま、同図（ａ）、（ｂ）から明らかなようにＡＩ＞Ｂ
ｌであるので同図（ｂ）のほうが出力レベルのばらつき
は小さい。したがって、蓄積型イメージセンサ１を複数
のブロックに分割して各ブロック毎の蓄積時間を各ブロ
ックの最小出力レベルがある一定値になるように設定す
ることにより、入射光量のばらつき等を包括したセンサ
出力のばらつきを小さくすることが可能となる。

次に、上記基本原理に基づく本実施例の作用について説
明する。

蓄積型イメージセンサ１による光量変換は次のようにし
て行われる。説明の都合上蓄積型イメージセンサ１を構
成する１つの撮像素子に１について説明するが、他の撮
像素子に２〜Ｋ　１７２Ｂについても同様である。

蓄積型イメージセンサ１を取り囲む回路、個別側スイッ
チＳＷＩ、共通側スイッチ５ＳＷＩ、マルチプレクサ８
等には回路の動作状態として、（１）リセット状態、（
ＩＩ）蓄積状態および（■）読出し状態があり、以下各
状態毎に説明する。

（１）　リセット状態リセット状態とは、撮像素子に１に接続された個別側ス
イッチＳＷ１、共通側スイッチ５ＳＷＩが共にオン状態
であり、マルチプレクサ８の読出しタイミングが画信号
ＶＤＩの読出しタイミングにない状態をいう。

このリセット状態においては、ＭＯＳキャパシタＣ１に
ＶＤＤから抵抗Ｒ１を通して充電電流が流れ、所定量の
電荷が蓄積される。また、この状態では撮像素子に１に
光が入射してもフォトダイオードＤ１による電荷の移動
はなく、蓄積電荷量は所定量に一定している。

（ＩＩ）蓄積状態蓄積状態とは、撮像素子に１に接続された個別側スイッ
チＳＷＩ、共通側スイッチ５ＳＷ１のうち少な（とも一
方がオフである状態をいう。

この状態においては、電源ＶＤＤからＭＯＳキャパシタ
Ｃ１への電荷の供給はなく、撮像素子に１に光が入射す
ると、その光量に応じた電荷がＭＯＳキャパシタＣ１の
電極間をフォトダイオードＤ１を通して移動する。した
がって、リセット状態でＭＯＳキャパシタＣ１に蓄積さ
れた電荷は光量に応じて減少する。

（Ｉ［［）読出し状態読出し状態とは撮像素子に１に接続された個別側スイッ
チＳＷＩ、共通側スイッチ５ＳＷＩが共にオン状態にあ
って、かつマルチプレクサ８の読出しタイミングが画信
号ＶＤＩの読出しタイミングにある状態をいう。

この状態においては、蓄積状態で減少したＭＯＳキャパ
シタＣ１の電荷を再び蓄積するように、ＶＤＤから抵抗
Ｒ１を通して充電電流が流れる。

このとき流れる充電電流の量は蓄積状態で失われたＭＯ
ＳキャパシタＣ１の電荷の量に比例している。すなわち
、抵抗Ｒ１にはＭＯＳキャパシタＣ１の充電電流に応じ
た電圧降下、換言すれば、撮像素子に入射した光量に応
じた電圧降下が発生する。したがって、この電圧降下を
撮像素子の出力として取り出すことにより、光電変換が
行われる。

なお、リセット状態が終了してから次回に読出し状態と
なるまでの蓄積状態の期間を蓄積時間という。

以上、撮像素子に１による光電変換の原理について説明
したが撮像素子に２〜撮像素子に１７２８においても同
様にして光電変換が行われる。

ところで、リセット状態と読出し状態はその目的が異な
るだけで回路の状態は同一であるため、同時に行うこと
ができる。ところが、各撮像素子に１〜Ｋ　１７２Ｂの
出力が１ラインの走査を行う場合にはそれぞれ１度だけ
所定のタイミングで読み出され、同時にリセット状態と
なるため、すべての撮像素子に１〜Ｋ　１７２８の蓄積
時間は同一となる。

そこで、蓄積時間をブロック毎に設定するような場合に
は読出し状態とリセット状態を個別に設定する必要が生
じ、リセット状態を設定するための信号としてリセット
信号Ｌ１〜Ｌ５４が、また、各ブロック毎の画信号ＶＤ
Ｉ〜ＶＤ５４をそれぞれ読み出すための信号としてブロ
ック信号Ｂ１〜Ｂ５４が、それぞれ独立に設定され、両
者の論理和から得られたブロックリセット信号ＢＬＩ〜
ＢＬ５４がリセット状態と読み出し状態を各撮像素子に
１〜Ｋ　１７２Ｂ毎に設定している。

第４図は第１図に示した各部の信号のタイミングを示す
タイミングチャートであり、すべての信号はクロック信
号ＣＬＫに同期して発生する。

まず、ライン同期信号ＬＮＳＹＣが１クロックサイクル
だけ”Ｌ”レベルとなると、その立上りエツジで蓄積型
イメージセンサ１は１ラインの読取り動作を開始し、次
回にライン同期信号が“Ｌ”レベルになるまでに今回の
１ラインの読取りを終了する。すなわち、ライン同期信
号ＬＮＳＹＣの周期をＴ秒とすると、１ラインの読取り
はＴ秒間に行われる。

ライン同期信号ＬＮＳＹＣが発生するとライン同期信号
ＬＮＳＹＣおよびクロック信号ＣＬＫの立上りを受けて
１クロツクサイクルだけａ　Ｈｍレベルとなるシフト信
号ｓｈｌが発生する。シフト信号ｓｈｌはクロック信号
ＣＬＫに従って１クロツクサイクルずつシフトレジスタ
２によってシフトされ、シフト信号ｓｈ２〜５ｈ３２が
発生する。

したがって、各ブロック毎の個別側スイッチ、例えば個
別側スイッチＳＷＩ〜５Ｗ３２が順次ＯＮして、撮像素
子に１〜に３２のフォトダイオードアノード側が１クロ
ツクサイクル毎に順次接地される。

同様にして個別側スイッチ５Ｗ３３〜５Ｗ１７２８も各
ブロック毎で順次ＯＮＬ、撮像素子に３３〜Ｋ　１７２
８のフォトダイオードアノード側が接地される。シフト
信号ｓｈｌ〜５ｈ３２は前述の関係を保ちつつ、■ライ
ンの読取りが終了するまでにそれぞれ５４回発生する。

すなわち、３２クロツクサイクル毎に５４回のシフト信
号ｓｈｌ〜５ｈ３２が発生するので、ライン同期信号Ｌ
ＮＳＹＣの周期Ｔは（Ｔ＝３２Ｘ５４＋α＝　１７２８
＋α〕クロツクサイクルである。なお、αは余裕を見込
んだ値であり、数クロックサイクルである。

一方、ライン同期信号ＬＮＳＹＣおよびクロック信号Ｃ
ＬＫの立上りを受けてブロックリセット信号ＢＬＩが発
生する。ブロックリセット信号ＢＬ１は前述のようにブ
ロック信号Ｂ１〜Ｂ５４およびリセット信号Ｌ１〜Ｌ５
４の論理和によって得られた信号であるが、まずブロッ
ク信号Ｂ１〜Ｂ５４の作用について説明し、リセット信
号Ｌ１〜Ｌ５４の作用については後述する。

同図においては、ブロックリセット信号ＢＬＩ〜ＢＬ５
４について示しであるが、ブロック信号Ｂ１〜Ｂ５４が
現れている部分にはＢ１〜Ｂ５４符号を付し、リセット
信号Ｌ１〜Ｌ５４が現れている部分にはＬ１〜Ｌ５４の
符号を付しである。

ブロック信号Ｂ１はライン同期信号ＬＮＳＹＣおよびク
ロック信号ＣＬＫの立上りエツジを受けて３２クロツク
サイクルの間″Ｈ”レベルとなり、クロック信号ＣＬＫ
に従ってシフトされ、３２クロツクサイクル毎に発生す
る。したがって、各ブロックの共通側スイッチ５ＳＷＩ
〜Ｓ’　Ｓ　ＷＳ２が３２クロツクサイクル毎に順次Ｏ
Ｎして、撮像素子Ｋｌ〜Ｋ　１７２８のフォトダイオー
ドのカソード側が各ブロック毎に抵抗Ｒ１〜Ｒ５４の一
端に接続される。

このとき、各個別側スイッチＳＷ１〜Ｓ　Ｗ１７２８は
前述のように０Ｎ１０ＦＦを繰返している。したがって
、ブロック信号Ｂ１が“Ｈ”レベルになると、その間に
個別側スイッチＳＷ１〜Ｓ　Ｗ３２が順次ＯＮＬ、て、
撮像素子に１〜に３２が順次読出し状態となる。同様に
してブロック信号Ｂ２〜Ｂ５４がＨレベルになると、そ
の間に個別側スイッチ５ｗ３３〜Ｓ　Ｗ１７２８が適時
ＯＮしてそれぞれの撮像素子に３３〜Ｋ　１７２８が順
次読出し状態となる。このとき、マルチプレクサ８によ
ってブロック信号Ｂ１〜Ｂ５４の発生に合わせて画信号
ＶＤＩ〜ＶＤ５４が順次選択され、出力信号ＯＵＴが出
力される。

リセット信号Ｌ１〜Ｌ５４の発性タイミングは前述のよ
うにリセットタイミング設定回路４のメモリ１１〜１７
に設定されており、白原稿を読み取ったときの画信号Ｖ
ＤＩ〜ＶＤ５４の各ブロック毎の最低出力レベルがある
一定値になるように各ブロック毎にあらかじめ設定され
ている。すなわち、各撮像素子に１〜Ｋ　１７２Ｂの蓄
積時間を変えることにより、各撮像素子に１〜Ｋ　１７
２Ｂの出力は蓄積時間に比例して変化する。ところが、
蓄積時間を変えるためには、前述のように各撮像素子を
読出し状態にするために共通側スイッチ５ＳＷＩ〜５Ｓ
Ｗ５４をＯＮさせる他にリセット状態とするために共通
側スイッチ５ＳＷＩ〜５ＳＷ５４をＯＮさせる必要があ
る。そこで、リセット信号Ｌ１〜Ｌ５４をブロック信号
Ｂ１〜Ｂ５４とは別に設定することにより、各ブロック
毎の蓄積時間を個別に設定し、各ブロック毎の最低出力
レベルをある一定値になるようにして、蓄積型イメージ
センサ１の出力のばらつきを小さなものとしている。

リセット信号Ｌ１〜Ｌ５４の発生は次のようにして行わ
れる。第２図において、アドレスカウンタ５にライン同
期信号ＬＮＳＹＣおよびクロック信号ＣＬＫが入力され
ると、アドレス信号Ａが出力される。アドレス信号Ａは
メモリ群６の所定のアドレスをアクセスし、それぞれの
アドレスに設定されているデータ、すなわち、リセット
信号Ｌ１〜Ｌ５４が各メモリ１１〜１７のデータ端子Ｄ
１〜Ｄ８（ただし、メモ１月７のデータ端子はＤ１〜Ｄ
６）から出力される。

リセット信号Ｌ１は撮像素子に１〜に３２をすべてリセ
ット状態とするために、３２クロツクサイクルの間“Ｈ
”レベルとなり、その間、共通側スイッチをＯＮさせる
。すなわち、撮像素子に１〜に３２をすべてリセット状
態にするためには共通側スイッチ５ＳＷＩがＯＮしてい
る間に個別側スイッチＳＷＩ〜５Ｗ３２が少なくとも１
度はＯＮＬなければならない。換言すると、個別側スイ
ッチＳＷ１〜Ｓ　Ｗ３２が１クロツクサイクル毎に順次
ＯＮするので、共通側スイッチ５ＳＷＩは３２クロツク
サイクルの間は少なくともＯＮしている必要がある。

いま、リセット信号Ｌｌが第４図に示すタイミングで発
生すると、共通側スイッチ５ＳＷＩがＯＮし、個別側ス
イッチＳＷ１〜５Ｗ３２が順次ＯＮするので各撮像素子
に１〜に３２の信号が画信号ＶＤ１として現れる。しか
し、このときマルチプレクサ８は別のブロックの画信号
を選択しているので、出力信号ＯＵＴにはマルチプレク
サ８によって選択されたブロックの画信号ＶＤ２〜ＶＤ
５４のうちの１つが現れており、リセット状態にある画
信号ＶＤＩは出力されない。リセット信号Ｌ１が発生し
て共通側スイッチ５ＳＷＩがＯＮすると、その間に個別
側スイッチＳ界工〜５Ｗ３２がＯＮしているそれぞれの
期間がリセット状態となり、例えば撮像素子に１のリセ
ット期間はリセット信号Ｌ１が発生している間にシフト
信号ｓｈｌが“Ｈ”レベルとなっている１クロツクサイ
クルの間である。

リセット信号Ｌ１が発生して撮像素子に１〜に２工３２のリセットが終了し、共通側スイッチ５ＳＷＩがＯ
ＦＦすると撮像素子に１〜に３２は蓄積状態となる。そ
の後、ブロック信号Ｂ１が発生して読出し状態となるま
での期間ＴＩが撮像素子に１〜に３２の蓄積時間となる
。すなわち、リセット信号Ｌ１が発生している間にシフ
ト信号ｓｈｌ〜５ｈ３２が発生したときのそれぞれの立
下りエツジからブロック信号Ｂ１が発生している間にシ
フト信号Ｓｈ１〜５ｈ３２が発生したときのそれぞれの
立上りエツジまでの時間が蓄積時間Ｔ、となる。ところ
で、撮像素子に１〜に３２の蓄積時間はすべてＴ。

で同一であるが、リセットタイミングおよび読出しタイ
ミングはそれぞれ異なっている。すなわち、共通側スイ
ッチ５５ｗ１と個別側スイッチＳＷＩ〜５Ｗ３２とが同
時にＯＮするとリセット状態または読出し状態となるが
、個別側スイッチＳＷＩ〜Ｓ　Ｗ３２は前述のように１
クロツタサイクルずつ遅れてＯＮするので、撮像素子に
１〜に３２のそれぞれのリセットおよび読出しは１クロ
ツクサイクルずつ遅れて行われる。

以上のように、あらかじめ設定された所定のタイミング
でリセット信号Ｌ１が発生してブロック信号Ｂ１が発生
すると１番目のブロックの撮像素子に１〜に３２はリセ
ット、蓄積、読出しの各状態に適時移行する。同様にし
て、２番目以降のブロックの撮像素子に３３〜Ｋ　１７
２Ｂもリセット信号Ｌ２〜Ｌ５４およびブロック信号Ｂ
２〜Ｂ５４の発生に伴ってそれぞれ蓄積時間Ｔ２〜Ｔ５
４の間蓄積状態となり、その後読出し状態に移行して画
信号ＶＤ２〜ＶＤ５４が出力される。なお、ブロックリ
セット信号ＢＬ５４において、ブロック信号Ｂ５４とリ
セット信号Ｌ５４が同一のタイミングで発生しているが
、これは５４番目のブロックの最小出力レベルが所定値
になる蓄積時間Ｔ５４がライン同期信号の周期Ｔとほぼ
一致したためである。このように、各撮像素子に１〜に
１７２８のリセットタイミングが３２個毎の撮像素子、
例えば撮像素子に１〜に３２から構成されるような５４
個のブロック毎にそれぞれ設定される。また、各ブロッ
クのリセットタイミングは白原稿等、均一な画像を読込
んだときに各ブロンりの３２個の撮像素子のうち出力レ
ベルの最も小さい撮像素子の出力レベルがある一定値に
なるようにあらかじめメモリに設定される。したがって
、光源から原稿に投射される光量のむらや蓄積型イメー
ジセンサ１の各撮像素子に１〜Ｋ　１７２Ｂの出力レベ
ルのばらつき等を包括したシューディング補正を行うこ
とができる。加えて、シューディング補正を電気的に行
っているので、従来のように光量のむらを補正するため
の補正板を用いることなくシューディング補正を行うこ
とができる。これらの結果、装置の小型化を図りつつ原
稿に忠実な画像信号を得ることができる。

（効果）本発明によれば、多数の撮像素子で構成される蓄積型イ
メージセンサを複数のブロックに分割するとともに、各
ブロック毎の蓄積時間をセンサ出力のばらつきに基づい
て設定しているので、光源、蓄積型イメージセンサ等出
力のばらつきの原因となるもの全てを包括して電気的に
シューディング補正を行うことができ、装置の小型化を
図りつつ原稿に忠実な画像信号を得ることができる。

【図面の簡単な説明】

第１〜４図は本発明のシューディング補正装置を光学式
画像読取装置に適用した場合の一実施例を示す図であり
、第１図はその全体構成を示す回路図、第２図は第１図
のリセットタイミング設定回路を示す回路図、第３図は
その基本原理を説明するための説明図、第４図はその要
部信号を示すタイミングチャートである。１・・・・・・蓄積型イメージセンサ、２・・・・・・
シフトレジスタ、３・・・・・・シフトレジスタ、４・・・・・・リセットタイミング設定回路、５・・・
・・・アドレスカウンタ、６・・・・・・メモリ群、７・・・・・・ＯＲゲート群、８・・・・・・マルチプレクサ、５ＳＷＩ〜Ｓ　Ｓ　ＷＳ２・・・・・・共通側スイッチ
（リセット回路）。

Claims

【特許請求の範囲】

電荷の蓄積時間に比例した出力レベルの信号を出力する
多数の撮像素子を有し、該撮像素子を複数のブロック毎
に分割して出力を取り出す蓄積型イメージセンサと、各
撮像素子の蓄積電荷を該ブロック毎にリセットするリセ
ット回路と、蓄積型イメージセンサの各ブロック毎の出
力レベルを均一なものとする蓄積電荷のリセットタイミ
ングを設定するリセットタイミング設定回路と、を備え
たことを特徴とするシューディング補正装置。