JPS63156414A - プログラム可能論理回路 - Google Patents

プログラム可能論理回路

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JPS63156414A
JPS63156414A JP62306031A JP30603187A JPS63156414A JP S63156414 A JPS63156414 A JP S63156414A JP 62306031 A JP62306031 A JP 62306031A JP 30603187 A JP30603187 A JP 30603187A JP S63156414 A JPS63156414 A JP S63156414A
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circuit
transistors
transistor
fuse
coupled
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JP62306031A
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バリー　エイ．ホバーマン
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Original Assignee
Monolithic Memories Inc
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Publication date
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    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 侠亙分更 本発明はデータ格納要素に関するものであって、更に詳
細には、フユーズプログラム可能なラッチ／レジスタバ
イパス回路を持ったエミッタ結合型論理（ＥＣＬ）回路
に関するものである。
丈米抜亙 ラッチ回路は、入力データ源から受は取られる二進デー
タを格納する為に格納要素として通常使用される。ラッ
チは、外部信号によって特定の状態へ強制された後には
特定の論理レベルに維持される出力を持った論理関数で
ある。ラッチ出力は、ラッチをその状態へ強制させた外
部信号が最早存在しなくなっても、そのレベルに留まる
。クロック型ラッチは、クロック信号が与えられた状態
にある時にのみ変化可能な状態を持ったラッチ回路であ
り、該ラッチは、クロック信号が極性を変化させ且つ新
たな状態へのエントリーを許容する迄、現在の状態を維
持する。２つのクロック型ラッチ回路は、直列接続させ
たマスター及びスレーブセクションとして構成すること
が可能であり、スレーブセクションのクロック入力はマ
スターセクションへ印加されるクロックの補元であって
、クロック型レジスタを形成する。従来技術の論理回路
において、ラッチ回路のデータ出力はクロック入力信号
に依存する。
ラッチ回路を使用するが１両方の状態、即ち高又は低、
のクロック信号を印加してもラッチせずにバッファとし
てのみ作用する様にその機能を変化させることが望まし
いことがあり、その場合に、出力信号はクロック動作さ
れる信号に対して組合せ信号である。従って、該組合せ
信号は、常に、現在のデータ入力信号の直接的な関数で
ある。
目　　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、フユーズの状態に応
じて、ラッチ型／レジスタ型又は組合せであるデータ出
力を供給するフユーズプログラム可能ラッチ／レジスタ
論理回路を提供することである。
猜−ヨ文 本発明に拠れば、ラッチ／レジスタ論理回路は、共通エ
ミッタ回路を電流源へ接続させたエミッタ結合型トラン
ジスタを有している。該回路は、フユーズを有しており
、それは、なにもされない場合には、ラッチ回路がクロ
ック信号に応答してラッチすることを共用する。該フユ
ーズがプログラム用デコード回路に応答してブロウン即
ち断線されると、論理回路は永久的にアンラッチ即ち非
ラツチ状態とされバイパスされる。１実施例においては
、マスターセクションとスレーブセクションとを持った
ＥＣＬレジスタがフユーズプログラム可能バイパス回路
を組み込んでいる。マスターラッチセクション内のフユ
ーズのみが断線されると、該レジスタは、クロック信号
が一方の極性にある場合にはラッチとして機能すべく変
換され、一方スレープラッチ回路内のフユーズのみを断
線させると、該レジスタは、クロック信号が反対の極性
である時にラッチとして機能すべく変換される。
然し乍ら、両方のフユーズが断線されると、該レジスタ
は完全にバイパスされ且つ組合せ回路として機能し、出
力値はデータ入力値にのみ依存する。
災胤叢 第１図を参照すると、従来技術に基づいて構成されたＥ
ＣＬ回路は、エミッタ結合させたトランジスタ対Ｑ１と
Ｑ２、Ｑ３とＱ４、ＱｌとＱ８、及びエミッタを夫々Ｑ
７及びＱ８のベースへ接続させた一対のトランジスタＱ
５及びＱ６を有している。回路の動作中に、電流工２の
電流源がトランジスタＱ１及びＱ２の共通エミッタ回路
へ印加される。基準電圧Ｖｒａｆ２がトランジスタＱ２
のベースへ印加され、且つ基準電圧Ｖｒｅｆｌがトラン
ジスタＱ４のベースへ印加される。この構成において、
Ｖｒｅｆｌに対する典型的な値はＶｃｃ−１，３Ｖであ
り、且つＶｒｅｆ２に対しては、Ｖｃｃ−２，９Ｖであ
って、Ｖｃｃは約５■である。Ｖｅｅは接地電位である
。データ入力信号Ｄｉｎは−１，８ｖと一〇、９ｖの範
囲内にあり、且つクロック信号はＶｃｃと相対的に−３
，３ｖ乃至−２，５ｖで与えられる。
Ｑｌのベースへ印加されるクロック入力信号が低である
と、トランジスタＱ１は非導通状態であり且つターンオ
フされる。該ラッチ回路はアンラッチされ、且つ透明な
データバッファとして作用し、従ってデータはメモリ内
に格納されることはない。クロック信号が低である時間
の間、トランジスタＱ７及びＱ８のエミッタ回路はＱｌ
のコレクタにおいて高インピーダンスを見る。Ｑｌ及び
Ｑ８のコレクタは、Ｑ３及びＱ４のコレクタ回路へ高イ
ンピーダンス負荷を提供する。従って、トランジスタＱ
７及びＱ８は、クロックがその低状態にある場合に、タ
ーンオフされる。従って、クロック入力信号が低である
と、電流源■２はＱ２のコレクタを介して通過して、エ
ミッタ結合したトランジスタＱ３及びＱ４を活性化させ
、それらはそれらの共通エミッタをＱ２のコレクタへ結
合させている。Ｑ３のベースへ供給されるデータ入力信
号の状態が、相補的なシーケンスで、トランジスタＱ３
及びＱ４をターンオン及びターンオフさせる。例えば、
Ｑ３への入力データが高状態にある場合、工２電流の全
てがトランジスタＱ３のコレクタ回路内の抵抗Ｒ１を横
断して印加され。
一方、入力データ信号が低状態にあると、工２電流がト
ランジスタＱ４のコレクタへ接続されている抵抗Ｒ２の
両端に現れる。
クロック入力信号が高状態にあると、工２電流源がＱｌ
のエミッタへ電流を供給し、且つ電流源（即ち、工２）
負荷がＱｌ及びＱ８のエミッタに現れる。データ信号が
、再生フィードバックによって、トランジスタＱ７及び
Ｑ８のコレクタ回路を介して、Ｑ５及びＱ６のベース電
極へ指向される。電流源工、及び工、はトランジスタＱ
５及びＱ６のエミッタを負荷すべく作用する。Ｑ５及び
Ｑ６のエミッタは、Ｑｌ及びＱ８のベース電極を駆動し
て、レベルシフト機能を与える。レベルシフタとして機
能するエミッタホロワトランジスタＱ５及びＱ６は、Ｑ
３及びＱ４のコレクタに現れる信号に追従する。
クロック入力信号の低状態から高状態への遷移の時に、
データ入力信号が高でＱ３コレクタが低であると、Ｑ４
のコレクタは高である。この時に。
Ｑｌのベース電極は、Ｑ８のベースと相対的に低である
。工２電流がＱｌ及びＱ８の結合されたエミッタを介し
て流れ始めると、トランジスタＱ８はターンオンし且つ
トランジスタＱ７はオフのままとなる。トランジスタＱ
８がターンオンされると、Ｑ３のコレクタがその低状態
に維持され、且つＱｌはオフ状態のままであるから、Ｑ
４のコレクタは高のままである。Ｑ３及びＱ４のコレク
タはＱｌ及びＱ８のベースでの電圧を決定する。該エミ
ッタ結合型回路は、正即ち再生のフィードバックを提供
し、且つラッチ回路は、該クロックが高となった後に、
入力データにおける変化に無関係に、その状態を保持す
る。何故ならば、Ｑ３及びＱ４の結合させたエミッタが
Ｑ２のコレクタにおいて高インピーダンスを見るからで
ある。入力データ信号の値が更に変化すると、該ラッチ
内に格納されている値を変化させる為に低クロツク信号
が供給されない限り、該ラッチの状態が影響されること
はない。
第２図において、従来技術のデータ格納レジスタ回路を
示してあり、それはクロック入力信号の正及び負の部分
に応答して、相補的な態様で、マスター及びスレーブの
ランチセクションを持っている。各セクションは、第１
図に関して説明したラッチと実質的に同一の態様で動作
し、且つタロツク入力信号に依存して出力データ信号を
供給する。クロック入力が低であると、マスターラッチ
セクションがランラッチされ、且つスレーブラッチセク
ションがラッチされ、且つ逆に、クロック入力信号が高
であると、マスターラッチセクションがラッチされ、且
つスレーブセクションがアンラッチされる。
第３図に示した如く、本発明に基づくエミッタ結合型論
理回路は、一対のエミッタ結合したトランジスタＱ１と
Ｑ２、Ｑ３とＱ４、ＱｌとＱ８、及びエミッタを夫々Ｑ
７及びＱ８のベースへ接続させている一対のトランジス
タＱ５及びＱ６を有している。該論理回路は、トランジ
スタＱ９を持ったバイパス回路を有しており、該トラン
ジスタのエミッタは電流源工２へ結合されており、且つ
そのベースはプログラム可能なフユーズＦ１へ結合され
ており且つトランジスタＱＩＯ及び抵抗Ｒ８を介してバ
イアス回路へ結合されている。該バイアス回路は、ダイ
オードＤ２．Ｄ３．Ｄ４及びフユーズに直接接続されて
いる抵抗Ｒ３及びＲ４を有している。
第３図の回路の動作中、フユーズＦ１が不変のままであ
ると、該バイアス回路を介して該フユーズへ結合されて
いるトランジスタＱＩＯがターンオンされる。ＱＩＯの
コレクタ回路内の抵抗Ｒ８とＱ９のベース電極との間の
ノードＡは非常に低い電圧、典型的に約Ｖｅｅよりも約
０．８ｖ上の電圧に保持される。その結果、Ｑ９がター
ンオフされ、且つＱ９のベースへ接続されているダイオ
ードＤ１がバイアスされて、トランジスタＱ９はターン
オンされることが出来ず非導通状態のままに維持される
。
第１図に関して説明した如く、Ｑｌへ供給されるクロッ
ク入力信号が低であると、Ｑｌ及びＱ８のエミッタ回路
はＱｌのコレクタにおいて高インピーダンスを見、且つ
Ｑｌ及びＱ８のコレクタはＱ３及びＱ４のコレクタ回路
へ高インピーダンス負荷を提供する。トランジスタＱ７
及びＱ８はターンオフされ且つトランジスタＱ１がター
ンオフされる。このモードにおいて、回路がアンラッチ
され、従ってデータは格納されることはない。
Ｑｌのベースに現れるクロック入力信号が高であると、
電流源工２からの電流がＱｌ及びＱ２の共通エミッタ回
路を介して通過される。電流源負荷が、Ｑｌのコレクタ
へ接続されているＱｌ及びＱ８のエミッタ回路へ提供さ
れる。Ｑ５及びＱ６のエミッタはＱｌ及びＱ８のベース
電極を駆動し、且つレベルシフタとして機能する。
低状態から高状態へのクロック遷移の時に、データ入力
信号が高であると、Ｑ３のコレクタが低でＱ４のコレク
タが高となる。この様な場合に、ＱｌのベースはＱ８の
ベースと相対的に低へ駆動される。■２の電流がＱｌ及
びＱ８の結合されたエミッタを介して流れ始めると、ト
ランジスタＱ８がターンオンし且つＱｌはオフの状態を
維持する。、Ｑ８がオンであると、Ｑ３のコレクタは低
に維持され、且つＱ４のコレクタは高となる。Ｑ３及び
Ｑ４のコレクタＱ７及びＱ８のベース電圧を決定し、従
って再生フィードバックが得られる。
該ラッチは、データ入力信号における変化に拘らずに、
その状態を保持する。何故ならば、結合されたＱ３及び
Ｑ４のエミッタはＱ２のコレクタの高インピーダンスを
見ているからである。
本発明に基づいて、ショットキーダイオードＤ５ａ−Ｄ
５ｃを有するデコード回路は、トランジスタＱ１２及び
Ｑｌｌを介してデコード回路へ結合されているフユーズ
Ｆ１をブロー即ち溶融させて断線させることが可能であ
る。該フユーズが断線されると（即ち、高インピーダン
スとなると）、トランジスタＱ１０がターンオフされ且
つノードＡが基準電圧Ｖｒｅｆ２よりも１つのダイオー
ド電圧降下分（約０．８Ｖ）（７）電圧、即ち約Ｖｃｃ
−２゜１ｖ、へ上昇する。クロック入力信号及びＶｒｅ
ｆ２での電圧基準信号はノードＡでの電圧よりも上に上
昇することは出来ない。従って、電流源工２及びＱ３と
Ｑ４の共通エミッタ回路の間にバイパスループを形成す
るトランジスタＱ９は、通常の回路動作条件内において
Ｑｌ及びＱ２のベースにおいて現れる電圧よりも一層高
いベース電圧を持つている。工２電流は常にＱ９のエミ
ッタ回路を介して指向され、且つＱｌ及びＱ２は永久的
にオフである。Ｑ９のコレクタ回路はＱ３及びＱ４の共
通エミッタ回路へ接続されており、且つ該ラッチをして
永久的な透明状態を強制的に取らせる。その結果、該ラ
ッチ回路はクロック入力信号を無視し且つデータ入力信
号にのみ応答する。
第４図は、マスターラッチ回路セクション１゜及びスレ
ーブ回路セクション１２を持っているＥＣＬ回路を示し
ている。これら２つのセクションは実質的に同一であり
、プログラム可能なフユーズＦ１及びＦｉｂを夫々有し
ている。各セクションはラッチとして機能し、交番する
曲線のクロック信号が各ラッチを交互にラッチモード又
は透明モードへ駆動し、従って該ラッチは反対のモード
にある。フユーズＦ１のみがダイオードＤ５ａ−Ｄ５ｃ
を有するデコード回路によって断線され、且つスレーブ
回路内のフユーズＦｌｂが不変のままであると、レジス
タはクロック信号が低である時にデータを保持するラッ
チとしての機能へ変換される。フユーズＦｉｂのみが断
線され且つマスターセクションフユーズＦ１が不変のま
まであると、レジスタはクロック信号が高である時にデ
ータを保持するラッチとしての機能へ変換される。
フユーズＦ１及びＦｉｂの両方が断線されると、レジス
タは完全にバイパスされて本論理回路は組合せ回路とな
り、その際に出力データ信号Ｄ　ｏｕｔはデータ入力信
号にのみ依存する値を持ち且つクロックには依存しない
。本発明の新規な回路によって、データレジスタがバイ
パスされて、組合せ回路として簡単に機能することが可
能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、電圧
、及び基準及び／又はクロック電圧を発生する回路網、
及びフユーズ回路網の構成は１本発明の実施にあたり当
業者等によって容易に変更することが可能である。
【図面の簡単な説明】
第１図は従来技術に基づいたエミッタ結合型論理（ＥＣ
Ｌ）適合性クロック型ラッチ構成の概略回路図、第２図
は第１図のラッチ構成を使用するクロック型データ格納
レジスタの従来技術の構成の概略回路図、第３図は本発
明に基づいて構成されたＥＣＬクロック型ラクラッチ回
路略回路図、第４図は第３図のラッチ構成を使用するク
ロック型データ格納レジスタの概略回路図、である。 （符号の説明） Ｑ：トランジスタ エ：電流源　。 Ｖｒｅｆ：基準電圧 Ｄｉｎ：データ入力信号 Ｒ：抵抗 Ｄ＝ダイオード 特許出願人　　　　モノリシック　メモリーズ、インコ
ーポレイテッド ＦＩＧ　　／ ＦＩＧ　　３

Claims (1)

  1. 【特許請求の範囲】 １、データを格納するプログラム可能な論理回路におい
    て、各々がエミッタ電極とベース電極とコレクタ電極と
    を持っており前記エミッタ電極が共通エミッタ回路に接
    続されている第１トランジスタ及び第２トランジスタ、
    前記第１及び第２トランジスタの前記共通エミッタ回路
    へ電流を供給する第１電流源、前記第１トランジスタの
    ベースへクロック信号を印加する手段、前記第２トラン
    ジスタのベースへ第１基準電圧を印加する手段、各々が
    エミッタ電極とベース電極とコレクタ電極とを持ってお
    り前記エミッタが互いに接続されている第３トランジス
    タ及び第４トランジスタ、前記第３トランジスタのベー
    スへデータ入力信号を印加する手段、前記第４トランジ
    スタのベースへ第２基準電圧を印加する手段、一端が前
    記電流源と前記第１及び第２トランジスタの共通エミッ
    タ回路との間の接続部へ結合されており且つ他端が前記
    第３及び第４トランジスタの共通エミッタ回路へ結合さ
    れているバイパス回路、前記バイパス回路へ結合されて
    いるフューズを具備するプログラム可能回路、を有して
    おり、該フューズの状態が該論理回路の機能が組合せ論
    理であるか又はラッチされるかを決定することを特徴と
    するプログラム可能論理回路。 ２、特許請求の範囲第１項において、前記バイパス回路
    がそのエミッタを前記電流源へ結合し且つそのコレクタ
    を前記第３及び第４トランジスタの共通エミッタ回路へ
    結合させ且つそのベースを基準電圧源へ接続させたトラ
    ンジスタを有していることを特徴とするプログラム可能
    論理回路。 ３、特許請求の範囲第１項において、前記フューズを断
    線させる手段を有しており、前記フューズ断線手段はプ
    ログラム可能なデコード手段と前記フューズへ結合され
    た直列接続されたトランジスタとを有していることを特
    徴とするプログラム可能論理回路。 ４、特許請求の範囲第３項において、前記デコード手段
    は複数個のショットキーダイオードを有することを特徴
    とするプログラム可能論理回路。 ５、特許請求の範囲第１項において、前記フューズへ結
    合されているバイアス用ダイオードを有していることを
    特徴とするプログラム可能論理回路。 ６、特許請求の範囲第１項において、第２及び第３の電
    流源を有すると共に夫々ベース及びコレクタ電極とエミ
    ッタを持った第５トランジスタ及び第６トランジスタを
    有しており、前記第５及び第６トランジスタの前記エミ
    ッタは夫々前記第２及び第３電流源へ結合されており、
    且つ前記第５及び第６トランジスタの前記ベースは前記
    第３及び第４トランジスタのコレクタ回路へ夫々結合さ
    れており、夫々ベース及びコレクタ電極を持っており且
    つ前記第１及び第２トランジスタのコレクタへ接続され
    ている結合型エミッタを持っており且つベースを前記第
    ５及び第６トランジスタのエミッタへ夫々接続させた第
    ７及び第８トランジスタを有することを特徴とするプロ
    グラム可能論理回路。 ７、特許請求の範囲第６項において、マスタ及びスレー
    ブ回路セクションを有しており、前記各セクションは別
    々に特許請求の範囲第６項の要素を具備しており、前記
    第３電流源と前記マスターセクションの前記第６トラン
    ジスタのエミッタとの間の接続部が前記スレーブセクシ
    ョンの第３トランジスタのベース電極へ接続されており
    、各セクションは独立的なプログラム可能フューズ及び
    前記フューズを選択的に断線させる為に前記フューズへ
    結合されているデコード回路を具備することを特徴とす
    るプログラム可能論理回路。
JP62306031A 1986-12-05 1987-12-04 プログラム可能論理回路 Pending JPS63156414A (ja)

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