JPS63156312A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63156312A JPS63156312A JP30415086A JP30415086A JPS63156312A JP S63156312 A JPS63156312 A JP S63156312A JP 30415086 A JP30415086 A JP 30415086A JP 30415086 A JP30415086 A JP 30415086A JP S63156312 A JPS63156312 A JP S63156312A
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Links
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Landscapes
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、モノリシックマイクロ波集積回路用の半導体
基板の製造方法に関するものである。
基板の製造方法に関するものである。
従来の技術
従来、マイクロ波集積回路はセラミック基板上に高周波
用トランジスタや、高周波用抵抗器あるいはコンデンサ
や、セラミック基板の表裏面の電極から構成されるマイ
クロストリップ線路を集積したものであり、一般にハイ
ブリッド集積回路とよばれるものであった。このような
、ハイブリッド’Ｊ１４ｆｊＴ回路においては、それぞ
れマイクロ波部品を個々に精度よく装着する必要がある
他に、個々のマイクロ波部品の特性のバラツキのために
部品装着後、個々の集積回路ごとに修正、あるいはトリ
ミングを行う必要があった。このため生産性は悪く、コ
ストの低減も困難であった。この様な生産性、コストに
対する問題点のほかに、マイクロ波集結回路の小型化、
軽量化、動作周波数の上昇、そして高い信頼性が要求さ
れ、半導体基板上にトランジスタ、抵抗器、コンデンサ
、伝送線路等を同時に作り込むモノリシックマイクロ波
集積回路（ＭＭＩＣ）が開発されている。
用トランジスタや、高周波用抵抗器あるいはコンデンサ
や、セラミック基板の表裏面の電極から構成されるマイ
クロストリップ線路を集積したものであり、一般にハイ
ブリッド集積回路とよばれるものであった。このような
、ハイブリッド’Ｊ１４ｆｊＴ回路においては、それぞ
れマイクロ波部品を個々に精度よく装着する必要がある
他に、個々のマイクロ波部品の特性のバラツキのために
部品装着後、個々の集積回路ごとに修正、あるいはトリ
ミングを行う必要があった。このため生産性は悪く、コ
ストの低減も困難であった。この様な生産性、コストに
対する問題点のほかに、マイクロ波集結回路の小型化、
軽量化、動作周波数の上昇、そして高い信頼性が要求さ
れ、半導体基板上にトランジスタ、抵抗器、コンデンサ
、伝送線路等を同時に作り込むモノリシックマイクロ波
集積回路（ＭＭＩＣ）が開発されている。
ＧａＡｓＭＭＩＣにおいては、動作周波数の上昇に伴っ
て最短距離の電極接地が要求される場合が多（、パイヤ
ホールと呼ばれる貫通孔を基板に形成し、電気メッキな
どにより電極接地を行っている。従来技術によるバイヤ
ホールの形成には、ＭＭ Ｉ Ｃ基板裏面より加工する
方法が用いられ、半導体基板表面の電極パターンと基板
裏面の加工位置の位置合わせが必要であった。この合わ
せ精度は高々±５μｍであり基板に多少なりとも形状変
化があればその精度は極端に低下し基板の厚みが増加す
る場合にはさらに顕著なものになった。
て最短距離の電極接地が要求される場合が多（、パイヤ
ホールと呼ばれる貫通孔を基板に形成し、電気メッキな
どにより電極接地を行っている。従来技術によるバイヤ
ホールの形成には、ＭＭ Ｉ Ｃ基板裏面より加工する
方法が用いられ、半導体基板表面の電極パターンと基板
裏面の加工位置の位置合わせが必要であった。この合わ
せ精度は高々±５μｍであり基板に多少なりとも形状変
化があればその精度は極端に低下し基板の厚みが増加す
る場合にはさらに顕著なものになった。
またパイヤホールの加工方法についても、一般に用いら
れている１５０μｍ程度のＧａＡｓ基板になめらかな側
壁を有した直径５０〜１００μｍの貫通孔を形成するこ
とは、ＧａＡｓ基板のエッチレートが早い有効なエツチ
ング技術がないために、バイヤホール形成工程の生産性
を著しく下げていた ＭＭ Ｉ Ｃ用ＧａＡｓ基板を薄くすることによってパ
イヤホールの加工、形成は容易にはなるが、その一方で
基板は製造工程中のハンドリングで割れ易くなり、量産
性が低下する。このような点に鑑み、低抵抗シリコン基
板上に半絶縁性ＧａＡｓ半導体層を形成する方法が提案
されている。例えば、厚みが３５０μｍのｎ型低抵抗シ
リコン基板上に、厚みが５０〜１００μｍの半絶縁性Ｇ
ａＡＳを形成し、ＧａＡｓ基板表面上にマイクロ波素子
を集積化する。マイクロストリップ線路はｎ型低抵抗シ
リコンと５０〜１００μｍの半絶縁性ＧａＡｓ層を介し
てＧａＡｓ表面の配線電極との間で形成する。またパイ
ヤホールの形成はＧａＡｓ基板表面から加工が可能とな
り、位置合わせも基板表面で行うために精度は飛躍的に
向上する。また基板全体の厚みは４００μｍとなり、製
造工程中に破損することは著しく減少される。しかしな
がら、シリコン基板上に約１００μｍ程度の単結晶層を
、例えば液相エビ、気相エビ、分子線エビ等のエピタキ
シャル結晶成長技術を用いて形成することは下記の理由
により非常に困難かもしくは不可能であった。第１に、
一般に高品質の結晶が得られる条件下での成長レートは
１μｍ／時間程度で、高々数μｍ／時間である。約１０
０μｍのエビ成長層を得るためには成長時間が数十時間
にも及び、事実上不可能である。第２に、エビ成長１摸
は数μｍ以上の膜厚では次第に結晶性が悪くなり、１０
０μｍのエビ成長層が得られたとしても良質な単結晶層
は得られない。このためＧａＡｓＭＭＩＣでは基板表面
に高性能なトランジスタを形成する必要があるが、約１
００μｍのエビ成長層表面にこのような高性能トランジ
スタを作り込むことは結晶１１の点から困難である。
れている１５０μｍ程度のＧａＡｓ基板になめらかな側
壁を有した直径５０〜１００μｍの貫通孔を形成するこ
とは、ＧａＡｓ基板のエッチレートが早い有効なエツチ
ング技術がないために、バイヤホール形成工程の生産性
を著しく下げていた ＭＭ Ｉ Ｃ用ＧａＡｓ基板を薄くすることによってパ
イヤホールの加工、形成は容易にはなるが、その一方で
基板は製造工程中のハンドリングで割れ易くなり、量産
性が低下する。このような点に鑑み、低抵抗シリコン基
板上に半絶縁性ＧａＡｓ半導体層を形成する方法が提案
されている。例えば、厚みが３５０μｍのｎ型低抵抗シ
リコン基板上に、厚みが５０〜１００μｍの半絶縁性Ｇ
ａＡＳを形成し、ＧａＡｓ基板表面上にマイクロ波素子
を集積化する。マイクロストリップ線路はｎ型低抵抗シ
リコンと５０〜１００μｍの半絶縁性ＧａＡｓ層を介し
てＧａＡｓ表面の配線電極との間で形成する。またパイ
ヤホールの形成はＧａＡｓ基板表面から加工が可能とな
り、位置合わせも基板表面で行うために精度は飛躍的に
向上する。また基板全体の厚みは４００μｍとなり、製
造工程中に破損することは著しく減少される。しかしな
がら、シリコン基板上に約１００μｍ程度の単結晶層を
、例えば液相エビ、気相エビ、分子線エビ等のエピタキ
シャル結晶成長技術を用いて形成することは下記の理由
により非常に困難かもしくは不可能であった。第１に、
一般に高品質の結晶が得られる条件下での成長レートは
１μｍ／時間程度で、高々数μｍ／時間である。約１０
０μｍのエビ成長層を得るためには成長時間が数十時間
にも及び、事実上不可能である。第２に、エビ成長１摸
は数μｍ以上の膜厚では次第に結晶性が悪くなり、１０
０μｍのエビ成長層が得られたとしても良質な単結晶層
は得られない。このためＧａＡｓＭＭＩＣでは基板表面
に高性能なトランジスタを形成する必要があるが、約１
００μｍのエビ成長層表面にこのような高性能トランジ
スタを作り込むことは結晶１１の点から困難である。
発明が解決しようとする問題点
以上のＧ ａ Ａ ｓ Ｍ Ｍ Ｉ Ｃの製造方法に関
する問題点の中で、本発明が解決しようとする問題点は
、従来技術では、厚みが３５０μｍ程度の低抵抗シリコ
ン基板上に、厚みが５０〜１００μｍ程度の半絶縁性Ｇ
ａＡｓを形成し、Ｍ Ｍ Ｉ Ｃ用の基板を形成する手
段が非常に困難ということである。
する問題点の中で、本発明が解決しようとする問題点は
、従来技術では、厚みが３５０μｍ程度の低抵抗シリコ
ン基板上に、厚みが５０〜１００μｍ程度の半絶縁性Ｇ
ａＡｓを形成し、Ｍ Ｍ Ｉ Ｃ用の基板を形成する手
段が非常に困難ということである。
問題点を解決するための手段
本発明による問題点を解決するための手段は、シリコン
とＧａＡｓなとの様に、相異なる少なくとも２種類の半
導体層を有する半導体基板を用いた半導体装置を製造す
る場合、第１の半導体の主表面と第２の半導体の第１の
主表面を研磨し、高真空中において高温で張り合わせた
後、前記第２の半導体の第２の主表面を研磨し所定の厚
みを得た後、前記第２の主表面に集積回路を形成する工
程を含むことを特徴とする半導体装置の製造方法を用い
ることであり、さらにまた相異なる少なく七も２種類の
半導体層を有する半導体基板を用いた半導体装置を製造
する場合、第１の半導体の主表面と第２の半導体の第１
の主表面を研磨し、前記第１の半導体の主表面と、第２
の半導体の第１の主表面の間に薄い金属層を挿入して、
高真空中において高温で張り合わせた後、前記第２の半
導体の第２の主表面を研磨し所定の厚みを得た後、前記
第２の主表面に集精回路を形成する工程を含むことを特
徴とする半導体装置の製造方法を用いることである。
とＧａＡｓなとの様に、相異なる少なくとも２種類の半
導体層を有する半導体基板を用いた半導体装置を製造す
る場合、第１の半導体の主表面と第２の半導体の第１の
主表面を研磨し、高真空中において高温で張り合わせた
後、前記第２の半導体の第２の主表面を研磨し所定の厚
みを得た後、前記第２の主表面に集積回路を形成する工
程を含むことを特徴とする半導体装置の製造方法を用い
ることであり、さらにまた相異なる少なく七も２種類の
半導体層を有する半導体基板を用いた半導体装置を製造
する場合、第１の半導体の主表面と第２の半導体の第１
の主表面を研磨し、前記第１の半導体の主表面と、第２
の半導体の第１の主表面の間に薄い金属層を挿入して、
高真空中において高温で張り合わせた後、前記第２の半
導体の第２の主表面を研磨し所定の厚みを得た後、前記
第２の主表面に集精回路を形成する工程を含むことを特
徴とする半導体装置の製造方法を用いることである。
作用
本発明は、平面度の高い鏡面を有する２つの平面が、高
真空中で密着する現象を利用したもので、清浄な結晶ど
うしがファンデルワース力で結合する。このときそれぞ
れの半導体基板の温度を上昇させれば半導体結晶表面に
吸着した気体分子、あるいは不純物を効果的に蒸発せし
めることができるので密着し易（なる。従って、第１の
単結晶半導体基板上に第２の単結晶半導体基板を張り合
わせることによって、異なる２種類の半導体層からなる
基板を作成することができる。しかも、第２の半導体層
に高品質の単結晶基板を用いることにより、張り付けて
所定の厚みを得た表面に高品質の結晶表面を露出せしめ
ることができるため、高性能なマイクロ波素子あるいは
トランジスタを作り込むことができる。
真空中で密着する現象を利用したもので、清浄な結晶ど
うしがファンデルワース力で結合する。このときそれぞ
れの半導体基板の温度を上昇させれば半導体結晶表面に
吸着した気体分子、あるいは不純物を効果的に蒸発せし
めることができるので密着し易（なる。従って、第１の
単結晶半導体基板上に第２の単結晶半導体基板を張り合
わせることによって、異なる２種類の半導体層からなる
基板を作成することができる。しかも、第２の半導体層
に高品質の単結晶基板を用いることにより、張り付けて
所定の厚みを得た表面に高品質の結晶表面を露出せしめ
ることができるため、高性能なマイクロ波素子あるいは
トランジスタを作り込むことができる。
さらにまた、半導体基板の直径が太き（なり平面度の高
い鏡面を得ることが困難となるばあいには、数百オング
ストローム程度の間隙が部分的に生じる場合がある。こ
のような場合には基板の加熱１品度で溶融、もしくは変
形するような金属層を薄く介在せしめる。これによって
間隙に金属が移動するため密着が確実となる。
い鏡面を得ることが困難となるばあいには、数百オング
ストローム程度の間隙が部分的に生じる場合がある。こ
のような場合には基板の加熱１品度で溶融、もしくは変
形するような金属層を薄く介在せしめる。これによって
間隙に金属が移動するため密着が確実となる。
実施例
本発明による第１の実施例を第１図をもちいて説明する
。同図（ａ）において、１０１はｎ型低抵抗シリコン単
結晶半導体基板で約３５０μｍの厚みで、１０２は平面
度の高い荒面ある。１０３はＧａＡｓ半絶縁性単結晶半
導体基板で約２００μｍの厚みを有し１０４は同様に平
面度の高い鏡面ある。同図（ｂ）は高真空中で高温中で
これら２枚の半導体基板を張り付けた場合を示す。平面
度の高い鏡面１０２と１０４は高真空中、高温中で密着
する。同図（ｃ）はＧａＡｓ半絶縁性単結晶半導体基板
を厚みが１００μｍになるように研磨したものでＧａＡ
ｓ単結晶面１０５が露出されている。
。同図（ａ）において、１０１はｎ型低抵抗シリコン単
結晶半導体基板で約３５０μｍの厚みで、１０２は平面
度の高い荒面ある。１０３はＧａＡｓ半絶縁性単結晶半
導体基板で約２００μｍの厚みを有し１０４は同様に平
面度の高い鏡面ある。同図（ｂ）は高真空中で高温中で
これら２枚の半導体基板を張り付けた場合を示す。平面
度の高い鏡面１０２と１０４は高真空中、高温中で密着
する。同図（ｃ）はＧａＡｓ半絶縁性単結晶半導体基板
を厚みが１００μｍになるように研磨したものでＧａＡ
ｓ単結晶面１０５が露出されている。
本発明（ごよる第２の実施例を第２図をもちいて説明す
る。同図（ａ）において、２０１はｎ型低抵抗シリコン
単結晶半導体基板で約３５０μｍの厚みで、２０２は平
面度の高い鏡面に約０．１μｍの厚みで蒸着されたアル
ミニウム、シリコンの合金薄膜である。２０３はＧａＡ
ｓ半絶縁性単結晶半導体基板で約２００μｍの厚みを有
し２０４は同様に平面度の高い鏡面に杓０．１μｍの厚
みで蒸着されたアルミニウム、シリコンの合金薄膜であ
る。同図（ｂ）は高真空中で高温中でこれら２枚の半導
体基板を張り付けた場合を示す。平面度の高い鏡面に蒸
着されたアルミニウム、シリコンの合金薄膜面２０２．
２０４は高真空中、高温中で密着される。この時、基板
温度は６００℃以上に上昇されためアルミニウム、シリ
コン合金は溶融し２枚の基板の間隙を埋め、より確実な
基板の密着が行われた。同図（ｃ）は第１の実施例と同
様にＧａＡｓ半絶縁性単結晶半導体基板の厚みが所定の
１００μｍになるように研磨したものでＧａＡｓ単結晶
面１０５が露出されている。
る。同図（ａ）において、２０１はｎ型低抵抗シリコン
単結晶半導体基板で約３５０μｍの厚みで、２０２は平
面度の高い鏡面に約０．１μｍの厚みで蒸着されたアル
ミニウム、シリコンの合金薄膜である。２０３はＧａＡ
ｓ半絶縁性単結晶半導体基板で約２００μｍの厚みを有
し２０４は同様に平面度の高い鏡面に杓０．１μｍの厚
みで蒸着されたアルミニウム、シリコンの合金薄膜であ
る。同図（ｂ）は高真空中で高温中でこれら２枚の半導
体基板を張り付けた場合を示す。平面度の高い鏡面に蒸
着されたアルミニウム、シリコンの合金薄膜面２０２．
２０４は高真空中、高温中で密着される。この時、基板
温度は６００℃以上に上昇されためアルミニウム、シリ
コン合金は溶融し２枚の基板の間隙を埋め、より確実な
基板の密着が行われた。同図（ｃ）は第１の実施例と同
様にＧａＡｓ半絶縁性単結晶半導体基板の厚みが所定の
１００μｍになるように研磨したものでＧａＡｓ単結晶
面１０５が露出されている。
第１、及び第２の実施例においてはシリコンとＧａＡｓ
基根を張り合わせたが、ＧａＡｓのＭＭＩＣにおいて、
シリコン基板が低抵抗の単結晶半導体基板として用いら
れているが、シリコン基板に限らず、ゲルマニウム低抵
抗単結晶半導体基板なども用いることができいる。ゲル
マニウム単結晶基板がＧａＡｓ結晶の熱膨張係数（５，
９Ｘ１０−６℃−１）と非常に近い熱膨張係数Ｃ５，８
ＸｌＯ−６℃−１〉であることからむしろシリコン結晶
より適した半導体基板といえる。
基根を張り合わせたが、ＧａＡｓのＭＭＩＣにおいて、
シリコン基板が低抵抗の単結晶半導体基板として用いら
れているが、シリコン基板に限らず、ゲルマニウム低抵
抗単結晶半導体基板なども用いることができいる。ゲル
マニウム単結晶基板がＧａＡｓ結晶の熱膨張係数（５，
９Ｘ１０−６℃−１）と非常に近い熱膨張係数Ｃ５，８
ＸｌＯ−６℃−１〉であることからむしろシリコン結晶
より適した半導体基板といえる。
第２の実施例においてはシリコンとＧａＡｓＭ板を張り
合わせる場合に薄いアルミニウム、シリコン合金の蒸着
膜を用いたが、介在させる薄い金属としてはアルミニウ
ム、シリコン合金に限らない。加熱基板の温度で溶融も
しくは変形するような比較的融点が低く化学的に安定な
金属であればよいことは明らかである。
合わせる場合に薄いアルミニウム、シリコン合金の蒸着
膜を用いたが、介在させる薄い金属としてはアルミニウ
ム、シリコン合金に限らない。加熱基板の温度で溶融も
しくは変形するような比較的融点が低く化学的に安定な
金属であればよいことは明らかである。
さらにまた、本実施例ではシリコンとＧａＡｓの２種類
の半導体基板を張り合わせたが、本発明は２種類の半導
体に限らず他の複数の半導体層が必要な基板においても
同様に用いることができる。例えばシリコン基板上にゲ
ルマニウム層を本発明による張り合わせ技術によって形
成した後、再度本発明によってシリコンとゲルマニウム
の張り合わせ基板上にＧａＡｓ基板を張り合わせ集積回
路を形成できることは明らかである。
の半導体基板を張り合わせたが、本発明は２種類の半導
体に限らず他の複数の半導体層が必要な基板においても
同様に用いることができる。例えばシリコン基板上にゲ
ルマニウム層を本発明による張り合わせ技術によって形
成した後、再度本発明によってシリコンとゲルマニウム
の張り合わせ基板上にＧａＡｓ基板を張り合わせ集積回
路を形成できることは明らかである。
発明の効果
本発明によってシリコン基板上に１００μｍもの厚みを
有するＧａＡｓ単結晶層を有した全く新規な半導体基板
を作成することができた。先に説明した様に、このＧａ
Ａｓ結晶表面は良質な単結晶性を保持しているため高性
能なマイクロ波素子やＦＥＴを基板上に作り込む事がで
きる。第３図に、本発明による製造方法を用いて作成さ
れたシリコンとＧａＡｓの張り合わせ基板上にＭ Ｍ
Ｉ Ｃを製造した実施例を示す。３０１はｎ型高不純物
濃度・低抵抗シリコン基板で、３０２は厚みが１００μ
ｍの半絶縁性ＧａＡｓ基板である。マイクロ波用ＦＥＴ
は半絶縁性基板に直接イオン注入することによって作ら
れるが、同図３０３．３０４．３０５はＦＥＴのゲート
電極、ドレイン電極、ソース電極である。また３０６．
３０７はＧａＡｓ基板を介してシリコン基板との間で形
成された伝送線路でマイクロストリップ線路である。
有するＧａＡｓ単結晶層を有した全く新規な半導体基板
を作成することができた。先に説明した様に、このＧａ
Ａｓ結晶表面は良質な単結晶性を保持しているため高性
能なマイクロ波素子やＦＥＴを基板上に作り込む事がで
きる。第３図に、本発明による製造方法を用いて作成さ
れたシリコンとＧａＡｓの張り合わせ基板上にＭ Ｍ
Ｉ Ｃを製造した実施例を示す。３０１はｎ型高不純物
濃度・低抵抗シリコン基板で、３０２は厚みが１００μ
ｍの半絶縁性ＧａＡｓ基板である。マイクロ波用ＦＥＴ
は半絶縁性基板に直接イオン注入することによって作ら
れるが、同図３０３．３０４．３０５はＦＥＴのゲート
電極、ドレイン電極、ソース電極である。また３０６．
３０７はＧａＡｓ基板を介してシリコン基板との間で形
成された伝送線路でマイクロストリップ線路である。
ソース電極のバイヤホールの形成は、本発明による張り
合わせ基板を用いることにより同図３０８に示すように
ＧａＡｓ基板表面から形成でき、ソース電極に対する合
わせ精度も飛躍的に向上せしめた。また従来のＧａＡｓ
ＭＭＩＣの基板厚みは１５０μｍであったが本発明によ
り５０〜１００μｍの薄い基板にパイヤホールを形成す
ればよく、しかも、従来薄い基板で問題であった工程中
のハンドリングによるウェーハの破損は、シリコン基板
で補強されたため激減し、生産性は大幅に向上した。
合わせ基板を用いることにより同図３０８に示すように
ＧａＡｓ基板表面から形成でき、ソース電極に対する合
わせ精度も飛躍的に向上せしめた。また従来のＧａＡｓ
ＭＭＩＣの基板厚みは１５０μｍであったが本発明によ
り５０〜１００μｍの薄い基板にパイヤホールを形成す
ればよく、しかも、従来薄い基板で問題であった工程中
のハンドリングによるウェーハの破損は、シリコン基板
で補強されたため激減し、生産性は大幅に向上した。
第１図は本発明による第１の実施例の工程断面図、第２
図は本発明による第２の実施例の工程断面図、第３図は
本発明による製造方法を用いることによって得られたシ
リコンとＧａＡｓの張り合１０１・・・・低抵抗シリコ
ン半導体基板、１０２．１０４・・・平面度の高い鏡面
、１０３・・・・半絶縁性ＧａＡｓ半導体基板、１０５
・・・・ＧａＡｓ単結晶面、２０１・・・・低抵抗シリ
コン半導体基板、２０２．２０４・・・平面度の高い鏡
面に蒸着されたアルミニウム、シリコン合金膜、２０３
・・・・半絶縁性ＧａＡｓ半導体基板、２０５・・・・
ＧａＡｓ単結晶面。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 ３０１− ｎ＆７Ｆｊｋ￥１浦度ｓ；ｔａ、１２−牛總
、縁性ＧηＡｓ、％ 工居、ターＦεＴの電極 ３（Ｍ −＠迭線路 第３区
図は本発明による第２の実施例の工程断面図、第３図は
本発明による製造方法を用いることによって得られたシ
リコンとＧａＡｓの張り合１０１・・・・低抵抗シリコ
ン半導体基板、１０２．１０４・・・平面度の高い鏡面
、１０３・・・・半絶縁性ＧａＡｓ半導体基板、１０５
・・・・ＧａＡｓ単結晶面、２０１・・・・低抵抗シリ
コン半導体基板、２０２．２０４・・・平面度の高い鏡
面に蒸着されたアルミニウム、シリコン合金膜、２０３
・・・・半絶縁性ＧａＡｓ半導体基板、２０５・・・・
ＧａＡｓ単結晶面。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 ３０１− ｎ＆７Ｆｊｋ￥１浦度ｓ；ｔａ、１２−牛總
、縁性ＧηＡｓ、％ 工居、ターＦεＴの電極 ３（Ｍ −＠迭線路 第３区
Claims (2)
- （１）相異なる少なくとも２種類の半導体層を有する半
導体基板を用いた半導体装置を製造する場合、第１の半
導体の主表面と第２の半導体の第１の主表面を研磨し、
高真空中において高温で張り合わせた後、前記第２の半
導体の第２の主表面を研磨し所定の厚みを得た後、前記
第２の主表面に集積回路を形成する工程を含むことを特
徴とする半導体装置の製造方法。 - （２）相異なる少なくとも２種類の半導体層を有する半
導体基板を用いた半導体装置を製造する場合、第１の半
導体の主表面と第２の半導体の第１の主表面を研磨し、
前記第１の半導体の主表面と、第２の半導体の第１の主
表面の間に薄い金属層を挿入して、高真空中において高
温で張り合わせた後、前記第２の半導体の第２の主表面
を研磨し所定の厚みを得た後、前記第２の主表面に集積
回路を形成する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30415086A JPS63156312A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30415086A JPS63156312A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63156312A true JPS63156312A (ja) | 1988-06-29 |
Family
ID=17929653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30415086A Pending JPS63156312A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63156312A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238113A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体基板の作成方法 |
| WO1994024065A1 (en) * | 1993-04-16 | 1994-10-27 | Amoco Corporation | Oxygen ion-conducting dense ceramic |
-
1986
- 1986-12-19 JP JP30415086A patent/JPS63156312A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238113A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体基板の作成方法 |
| WO1994024065A1 (en) * | 1993-04-16 | 1994-10-27 | Amoco Corporation | Oxygen ion-conducting dense ceramic |
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