JPS63155870A - 遅延調整方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 第２データ用クロックでクロックされる第１データと、
第２データ用のクロックでクロックされる第１データ遅
延検出信号と、第２データ遅延検出信号とを比較し、第
２データにフレームの遅延を生じることなく遅延調整を
行うか否かを決めることでそのフレームの先頭を合わせ
ることができる。

Ｃ産業上の利用分野〕 本発明は、２つのテレビ信号を合成する場合にそれぞれ
のフレームの先頭を合わせるための遅延調整方式に関す
る。

例えば、２台のテレビカメラからのテレビ信号を合成し
て画面上に再生しようとする場合、画面の上半分を第１
チヤネルのデータとし、下半分を第２チヤネルのデータ
として信号処理を行う。

このようなテレビ信号処理の２チャネル合成の場合、相
互にデータが１ビットずれていても再生した映像がゆが
んで再生される。

従ってテレビ信号の２チャネル合成においては、各デー
タフレームの先頭を一致させるために遅延調整を行う必
要がある。

〔従来の技術〕

従来の遅延調整の全体構成図を第４図（Ａ）に示す。す
なわち、第１データを１フレ一ム分の容量をもつメモリ
で構成された第１ピントバツフア１゛に、第２データを
同様に１フレ一ム分の容量をもつメモリで構成された第
２ビットバツフアｌ”にそれぞれ格納し、各データを相
手側データのクロックにのりかえて出力していた。

例えば、第１ビットバツフア１′は第４図（Ｂ）に示す
ごとくフリップフロップ１１゛　〜１５゛、ナントゲー
ト１６°、遅延回路１７″、インパーク１８”からなり
、フリップフロップ１１”に第１データＣＨＩとその遅
延検出信号ＲＢＩとそれらのクロックＣＫＩを入力する
とともに、フリップフロップ１２゛にクロックＣＫＩを
入力し、さらに第２データのクロックＣＫ２をフリップ
フロップ１３°に入力していた。これによりフリップフ
ロップ１５゛から第２データのクロックＣＫ２に同期し
た第１データＣ）ｆｌ’　とその遅延検出信号ＲＢ’を
出力していた。

すなわち第１データＣＨＩと遅延検出信号ＲＢ１の書込
みは自己のクロックＣＫＩで行うが、読出しは第２デー
タ用のクロックＣＫ２で行う。

このように、クロックをのりかえて読み出すことにより
第１データＣＨＩと第２データＣＨ２のフレームの先頭
を合せていた。

〔発明が解決しようとする問題点〕

従来は上述したように、ビットバッファを第４図（Ｂ）
に示すように２つ設けることにより、合成すべき２つの
データのフレームの先頭を合わせていたために、フレー
ムのずれが大きい場合は有効であるが、遅れた方のフレ
ームの先頭に１ビットの位相差があると遅れた方の１フ
レームを次のフレームマで１フレ一ム分遅延させるため
に、フレーム間の位相差が１ビット以内でも１フレ一ム
分遅延されるために、遅延分が大きくなるという問題点
があった。

またこのようなピットバッファを２つ設けることは回路
規模が大きくなるという問題点がある。

〔問題点を解決するための手段〕

本発明の目的は上記問題点を解決し、テレビ信号の２チ
ャネル合成用データの各フレームのビット間の位相差を
なくするとともに、それらの遅延をなくする回路規模の
小さい遅延調整方式を提供することにある。

そのために手段としては、第１図に示すようにピットバ
ッファ１により第２データより抽出したクロックでクロ
ックしなおすとともに、第１データ遅延検出信号も第２
データより抽出したクロ・７りでクロックし直し、それ
ぞれの信号を出力する。

遅延調整回路２では前記ピットバッファにより出力され
た第１データ遅延検出信号と、第２データ遅延検出信号
とを比較し、信号のタイミングが異なっているときは第
２データを１ビット遅延を行い、同じ場合はそのま・デ
ータを出力する。

このようにすると第１データと第２データの位相差がな
くなる。

０作　用〕 本回路はディジタル信号処理でチャネル合成を行う場合
、位相のずれをなくすためそれぞれのデータに同期した
クロックにより相手側データを打ち直し２つのデータの
位相差をなくするものである。

打ち直しを行ったデータともう一方の打ち直しを行なわ
ないデータを比較することで位相ずれを検出し、データ
の位相がずれている場合データの打ち直しを行なわなか
ったデータを１ビット分遅延させるために、位相が吸収
され、従来より小規模の回路で位相差を生じることなく
データフレームの先頭を合わせることができるようにな
った。

〔実施例〕

以下、本発明を、実施例により添付図面を参照して、説
明する。

第２図は本発明の実施例を示す図、第３図は本発明の動
作説明図である。

以下、上記構成を有する第２図の実施例の動作を、第３
図に基いて、説明する。

先ず、ピットバッファ１のフリップフロップ１１には、
第１データ（第３図（Ａ））とそのクロックＣＫＩ　　
（第３図（Ｂ））と遅延検出信号ＲＢＩ（第３図（Ｋ）
と同波形の信号）が入力され、フリップフロップ１３に
は、第２データのクロックＣＫ’２（第３図（Ｄ））が
入力される。

上記遅延検出信号ＲＢＩは第１データＣＨＩに伴って送
られて来る信号であり、第２データＣＨ２に対し位相が
どれだけ遅れているかを検出するための信号である。

同様に、第２データＣＨ２にはその遅延検出信号ＲＢ２
が伴送され、第１データＣＩ（１に対する位相の遅延を
検出できる。

さて、フリップフロップ１１に入力された第１データＣ
ＨＩ（第３図（Ａ））と遅延検出信号ＲＢＩは、そのク
ロックＣＫＩ（第３図（Ｂ））で、該フリップフロップ
１１にラッチされる。

一方、このクロックＣＫＩ　（第３図（Ｂ））はフリッ
プフロップ２に入力されるので、その立上り時に５Ｖ電
源に接続された該フリップフロップ１２の出力信号が“
Ｈ“となり（第３図（Ｅ））ナントゲート１６へ入力さ
れる。

もう一方の５Ｖ電源に接続されたフリップフロップ１３
には、第２データ（第３図（Ｃ））のクロックＣＫ２　
（第３図（Ｄ））が入力されるので、その立上り時点で
該フリップフロップ１３の出力信号が“Ｈ”となり（第
３図（Ｆ））ナントゲート１６へ入力される。

この２人力ナンドゲート１６の出力信号（第３図（Ｇ）
）を、遅延回路１７によりフリップフロップ１１に格納
されている第１データＣＨＩとその遅延検出信号ＲＢＩ
が確定する時間だけ遅延しく第３図（Ｈ））　、更にイ
ンバータ１８で反転しフリップフロップ１４へ入力させ
る。この遅延回路１７の出力（第３図（Ｈ））の反転信
号により、フリップフロップ１４から、第１データＣＨ
Ｉ（第３図（■））とその遅延検出信号ＲＢＩが出力さ
れる。

フリップフロップ１５には、第２データＣＨ２のクロッ
クＣＫ２（第３図（Ｄ））が入力されているので、該フ
リップフロップ１５では、上記フリップフロップ１４か
ら出力された第１データＣＨＩと遅延検出信号ＲＢＩを
、この第２チヤネルデータＣＨ２のクロックＣＫ２でラ
ッチできる（第３図（Ｊ）（Ｋ））。

即ち、ＣＨＩとＲＢＩをＣＫ２に同期させてたたき直し
出力する。

この第２データ用クロックＣＫ２に同期した第１データ
ＣＨＩをこのフリップフロップ１５から出力すると共に
遅延検出信号ＲＢＩを遅延調整回路２のＥｘ、オアゲー
ト２１へ入力させる。

遅延調整回路２には、第２データＣＨ２（第３図（Ｃ）
）とその遅延検出信号ＲＢ２　（第３図（Ｄ））が入力
される。

第１データＣＨＩに対して第２データＣＨ２は１ビット
分遅延しているか、全く遅延していないかである。

従って、Ｅｘ、オアゲート２１に、第２データ用遅延検
出信号ＲＢ２と、ピットバッファ１のフリップフロップ
１５から出力された第２データのクロックＣＫ２に同期
した第１チヤネル用遅延検出信号ＲＢＩと、を入力させ
れば、該Ｅｘ、ノアゲート２１の出力信号は、上述した
ようにＣＨＩに対しＣＨ２が遅延している場合は１Ｌ”
、全く遅延していない場合は“Ｈ”となる。

このＥｘ、オアゲート２１の出力信号“Ｌ”又は“Ｈ”
をセレクタ２２に入力する。“Ｌ”の場合はセレクタ２
２をフリップフロップ２３側に切り替えることにより第
２データＣＨ２を１ビット分進ませて、第１データＣＨ
Ｉに位相を合わせて出力する（第３図（Ｃ）、（Ｊ）”
）。

”Ｈ”の場合はセレクタ２２を反対側に切り替えること
により、遅延調整回路２に入力された第２データＣＨ２
を、直接出力すれば、フリップフロップ１５から出力さ
れた第２データ用クロックＣＫ２に同期した第１データ
ＣＨＩとは、両者の位相は合っており全く遅延しない状
態を保持できる。

このようにして、第１と第２データの先頭を合わせるこ
とができる。

〔発明の効果〕

上記のとおり、本発明によれば、第２データより抽出し
たクロックＣＫ２でたたかれた第１データＣＨＩを、同
様にクロックＣＫ２でたたかれた第１データ遅延検出Ｒ
ＢＩと第２データ遅延検出信号ＲＢ２とを利用すること
により、第２データＣＨ２に対し遅延を生じることなく
そのフレームの先頭を合わせることができる。

従って一１従来より小規模の回路で遅延を生じることな
くデータフレームの先頭を合わせることができるように
なった。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例を示
す図、第３図は本発明の動作説明図、第４図は従来技術
の説明図である。 １・・・ビア）バッファ、　２・・・遅延調整回路、１
１・・・１５・・・フリツプフロツプ、１６・・・ナン
トゲート、　　１７・・・遅延回路、１８・・・インバ
ータ、 ２１・・・Ｅｘ、ノアゲート、 ２２・・・セレクタ、 ２３・・・フリップフロップ。

Claims (1)

1. 【特許請求の範囲】 同じ周波数で位相が異なる２つのデータの位相を一致さ
   せる位相調整装置において、 第２データに同期している第２クロックに同期させた第
   １データと該第１データ用の遅延信号を出力するビット
   バッファー（１）を設け、 該ビットバッファーより出力された前記第１データ用の
   遅延検出信号と、第２データ遅延検出信号の比較を行い
   、その結果に基いて前記第２データを１ビット遅延を行
   うか否かの調整を行い、前記第２データを出力する遅延
   調整回路を設けることにより、 前記第１データと前記第２データの位相を一致させるこ
   とを特徴とする遅延調整方式。