SU1190540A1 - Синхрогенератор - Google Patents

Abstract

СИНХРОГЕНЕРАТОР, содержащий последовательно соединенные фазовый детектор, фильтр нижних частот, генератор, управл емый напр жением, счетчик импульсов горизонтальной дискретизации, а также выходной формирователь, первый и второй выходы которого соединены с вторым входом счетчика импульсов горизонтальной дискретизации и первым входом фазового детектора соответственно, счетчик импульсов вертикальной дискретизации, первый и второй входы которого соединены с третьим I BBiM и четвертым выходами выходного формировател  соответственно, второй вход фазового детектора  вл етс  входом сигнала внешней синхронизации, п тый выход выходного формировател   вл етс  выходом синхрогенератора , отличающийс  тем, что, с целью расширени  функциональных возможностей путем расширени  набора формируемых сигналов при произвольном стандарте разложени , введены первый и второй блоки пам ти , контроллер пам ти, а также первый и второй селекторы адреса, первые входы которых соединены с выходами счетчика импульсов горизонтальной дискретизации и счетчика импульсов вертикальной дискретизации соответственно, вторые входы - с первым и вторым выходами контроллера паi м ти соответственно, а выходы - с первыми входами первого и второгб блоков пам ти СЛ соответственно, вторые входы которых соединеныс третьим и четвертым выходами контроллера пам ти соответственно, а выходы - с первым и вторым выходами выходного формировател  соответственно, при этом управл юш,ий вход контроллера пам ти  вл етс  входом управл юш,его сигнала. со о СП

Description

Изобретение относитс  к телевизионной технике и может использоватьс  в передающих телевизионных системах, а также в системах обработки изображений телевизионного типа.

Цель изобретени  - расширение функциональных возможностей синхрогенератора путем обеспечени  произвольной формы выходных сигналов и произвольного стандарта разложени .

На фиг. 1 представлена структурна  электрическа  схема синхрогенератора; на фиг. 2 - структурна  электрическа  схема блока пам ти, не требующего использовани  селектора адреса.

Синхрогенератор (фиг. 1) содержит фазовый детектор (ФД) 1, фильтр нижних частот (ФНЧ) 2, генератор 3, управл емый напр жением (ГУН), счетчик 4 импульсов горизонтальной дискретизации, счетчик 5 импульсов вертикальной дискретизации, первый 6 и второй 7 блоки пам ти, выходной фор.мирователь 8, контроллер 9 пам ти, первый 10 и второй 11 селекторы адреса.

Блоки 6 и 7 па.м ти по второму варианту выполнени  (фиг. 2) содержат дешифратор 12 адреса записи, матрицу 13 пам ти и мультиплексор 14 чтени .

Синхрогенератор (фиг. 1) работает Следующим образом.

На второй вход ФД 1 поступает сигнал внещней синхронизации (при работе в ведомом режиме), а с выхода ФД 1 через ФНЧ 2 управл ющий сигнал поступает на вход ГУН 3, подстраива  его частоту под частоту сигнала внешней синхронизации. Частота ГУН

3определ етс  из выражени 

f - н

где Ы.-количество элементов разложени  в одной строке изображени ;

Н -врем  развертки строки изображени .

Деление частоты ГУН 3 до частоты строчной развертки осуществл етс  счетчиком 4 импульсов горизонтальной дискретизации, а число строк разложени  определ етс  модулем счета счетчика 5 импульсов вертикальной дискретизации. Модули счета счетчиков

4и 5 импульсов горизонтальной и вертикальной дискретизации определ ютс  информацией , записанной в первом 6 и во втором 7 блоках пам ти, выходные сигналы которых через выходной формирователь 8 поступают на первые входы (входы сброса) счетчиков 4 и 5 импульсов горизонтальной и вертикальной дискретизации. Информаци  о форме выходных сигналов синхрогенератора и стандарте разложени  вводитс  в первый 6 и второй 7 блоки пам ти через контроллер 9 пам ти, например, из ЭВМ. При этом дл  переключени  режимов записи и чтени  первого 6 и второго 7 блоков пам ти и коммутации адресов записи - чтени  служат первый 10 и второй 11 селекторы адреса, на

первые входы которых поступают адреса чтени  с выходов счетчиков 4 и 5 импульсов горизонтальной дискретизации и вертикальной дискретизации, а на вторые входы поступают адреса записи и сигнал включени  режима записи с первого и второго выходов контроллера 9 пам ти, с третьего и четвертого выходов которого на вторые входы первого 6 и второго 7 блоков пам ти.поступает информаци , подлежаща  записи в указанные блоки, котора  при считывании поступает на первый и второй входы выходного формировател  8, представл ющего собой логическую схему дл  преобразовани  последовательности считанных из первого 6 и второго 7 блоков пам ти данных в выходные сигналы и сигналы обратной св зи, определ ющие модули счета счетчиков 4 и 5 и.мпульсов горизонтальной и вертикальной дискретизации. Кроме этого, с первого выхода выходного формировател  8 на первый вход ФД 1 поступает сигнал обратной св зи . Например, при использовании в качестве такого сигнала импульсов с частотой кадров возможна подстройка частоты синхрогенератора под частоту сети с целью устранени  асинхронной помехи.

Количество значащих разр дов счетчика

4импульсов горизонтальной дискретизации определ етс  из расчета требуемой точности отображени  по формуле:

K log2N + 0,5,

где К-количество значащих разр дов счетчика 4 импульсов горизонтальной дискретизации; N-количество дискретных эле.ментов

разложени  строки изображени ; 1 -операци  выделени  целой части числа . Количество значащих разр дов счетчика

5импульсов вертикальной дискретизации определ етс  требовани ми телевизионного стандарта, на который настроен синхрогенератор , по фор.муле

M log2L+0,5.

где М-количество значащих разр дов счетчика 5 импульсов вертикальной дискретизации; Т--количество строк в кадре развертки

данного телевизионного стандарта; ...1-операци  выделени  целой части числа .

Вли ние времени программировани  синхрогенератора на непрерывность формировани  выходных сигналов можно полностью исключить, применив блоки пам ти, построенные по представленной на фиг. 2 структурной электрической схеме. Основное отличие данного блока ОТ аналогичного, показанного на фиг. 1, состоит в отсутствии селектора адреса и наличии отдельных дешифратора 12 адреса записи и мультиплексора 14 чтени . Благодар  этому чтение и запись матрицы 13 пам ти выполн ютс  независимо

друг от друга по разным адресам. С выходов дешифратора 12 записи снимаютсй непосредственно адреса записи  чеек пам ти матрицы 13, а к входам мультиплексора 14 чтени  подключены выходы  чеек чтени . Таким образом, блоки пам ти в предложенном синхрогенераторе выполн ют функции дешифраторов и мультиплексоров, задающих форму выходных сигналов и модуль счета счетчиков 4 и 5 импульсов горизонтальной и вертикальной дискретизации (стандарт разложени ), но в отличие от аналогичных устройств имеетс  возможность оперативно в процессе работы измен ть параметры синхрогенератора путем изменени  содержимого блоков пам ти.

Входные doHHbie

От 9

Claims (1)

1. СИНХРОГЕНЕРАТОР, содержащий последовательно соединенные фазовый детектор, фильтр нижних частот, генератор, управляемый напряжением, счетчик импульсов горизонтальной дискретизации, а также выходной формирователь, первый и второй выходы которого соединены с вторым входом счетчика импульсов горизонтальной дискретизации и первым входом фазового детектора соответственно, счетчик импульсов вертикальной дискретизации, первый и второй входы которого соединены с третьим и четвертым выходами выходного формирователя соответственно, второй вход фазового детектора является входом сигнала внешней синхронизации, пятый выход выходного формирователя является выходом синхрогенератора, отличающийся тем, что, с целью расширения функциональных возможностей путем расширения набора формируемых сигналов при произвольном стандарте разложения, введены первый и второй блоки памяти, контроллер памяти, а также первый и второй селекторы адреса, первые входы которых соединены с выходами счетчика импульсов горизонтальной дискретизации и счетчика импульсов вертикальной дискретизации соответственно, вторые входы — с первым и вторым выходами контроллера па- _с мяти соответственно, а выходы — с первыми ® входами первого и второго блоков памяти соответственно, вторые входы которых соединены с третьим и четвертым выходами контроллера памяти соответственно, а выходы — с первым и вторым входами выходного формирователя соответственно, при этом управляющий вход контроллера памяти является входом управляющего сигнала.

   фиг 1

   SU ... 1190540 >