JPS63155824A - デイジタル位相同期ル−プフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、位相同期ループフィルタに関し、例えば光デ
イスク装置等におけるモータの回転速度制御回路に適用
しうるディジタル位相同期ループフィルタに関する。

〔従来技術〕

上記のようなディジタル位相同期ループフィルタは、例
えば米国特許第４．０１９．１５３号明細書により公知
である。

第１２図はこのディジタル位相同期ループフィルタの構
成図であり、基本的には位相比較器１、Ｋカウンタ２、
Ｉ　／Ｄ　（ＩＮＣＲＥＭｌｌ！ＮＴ　／ＤＥＣＲＥＭ
ＩＩ！ＮＴ）回路３、Ｎ分周器４の４つの要素から構成
されている。なお、図中のＭｆｃはにカウンタ２へのに
クロック、ｆ　ｉｎは位相比較器ｌへの入力信号周波数
、２ＮｆｃはＩ／Ｄ回路３へのクロック、ｆ　ｏｕ、は
出力信号周波数、Φｉは位相比較器１への人力信号位相
、Φ。、は出力信号位相である。

位相比較器１は、入力信号の位相Φ、７とにカウンタ２
．Ｉ／Ｄ回路３．Ｎ分周器４を介したディジタル位相同
期ループの出力信号の位相Φ。１とを比較し、誤差信号
に４Φ、を出力してこれをにカウンタ２に供給する。な
お、Ｋ４は位相比較器１の利得係数であり、Φ、（＝Φ
、７−Φ。１ｌｔ）は位相誤差である。

Ｋカウンタ２とＩ／Ｄ回路３は信号発生のために機能す
る回路であり、Ｉ／Ｄ回路３からの出力信号は位相比較
器１に入力された入力信号との位相比較のために、Ｎ分
周器４を介して位相比較器１にフィードバックされる。

Ｋカウンタ２は、アップカウンタとダウンカウンタとか
ら構成されており、それぞれキャリー出力（ＣＡ）とボ
ロー出力（Ｂ　Ｏ）をもっている。

Ｄ／“０”入力には位相比較器１の出力が供給され、Ｋ
カウンタ２がアップまたはダウンのどちらの状態を選択
するかが決定される。このにカウンタ２のキャリー出力
とボロー出力は、それぞれＩ／Ｄ回路３のインクリメン
ト入力（ＩＮＣＲ）とディクリメント入力（Ｄ　Ｅ　Ｃ
Ｒ）に接続される。そして、ディクリメント入力に１つ
のパルスが入力されると、Ｉ／Ｄ回路３の出力から％サ
イクルが削除され、またインクリメント入力に１つのパ
ルスが入力されると、Ｉ／Ｄ回路３の出力に２サイクル
が付加される。なお、インクリメント入力とディクリメ
ント入力にパルスが入力されない場合は、Ｉ／Ｄ回路３
はＣＬＫに供給されるＩ／ＤクロックのＡ周期のパルス
列を出力する。

すなわち、上記の構成において、ｆ　ｉｎとｆ０□の入
力信号により位相比較器１の出力に“Ｌ”レベルの信号
が得られた場合は、Ｋカウンタ２がアップカウント状態
となってキャリーパルスを出力し、このキャリーパルス
がＩ／Ｄ回路３のインクリメント入力に供給され、Ｉ／
Ｄ回路３の出力に〃サイクルが付加される。また、位相
比較器１の出力に“Ｈ”レベルの信号が得られた場合は
、Ｋカウンタ２がダウンカウント状態となってボローパ
ルスを出力し、このボローパルスがｌ／Ｄｌｆｆｌｉ３
のディクリメント入力に供給され、Ｉ／Ｄ回路３の出力
からＡサイクルが削除される。そして、上記した一連の
動作により、ｆ　ｏｕｔの位相調整が連続的に行なわれ
る。

しかし、上記したものにおいては、ロック可能な周波数
範囲が狭いといった問題点があった。

〔目　的〕

本発明は、上記した従来における問題点を解消するため
になされたもので、モータ等の回転を速度検出器により
検出して得た広い周波数範囲で変化する速度検出信号に
対しても追従できるようにしたディジタル位相同期ルー
プフィルタを提供することを目的とする。

〔構　成〕

本発明は上記の目的を達成させるために、位相同期ルー
プに入力信号と出力信号との位相差をカウントして得た
カウント値を、クロック信号の周期で定められた値を法
として積算し、桁あふれが生じるごとに桁あふれ信号を
出力する積算器を備えたことを特徴とするものである。

以下、本発明の実施例に基づいて具体的に説明する。

第１図は、本発明に基づくディジタル位相同期ループフ
ィルタのブロック構成図である。図において、１１はア
ップ・ダウン動作を行なうカウンタ、１２は加算器１３
とラッチ１４とにより構成された積算器、１５は分周器
である。

上記のアップ・ダウンカウンタ１１は、ＵＰ（アップ）
端子に供給される位相同期ループフィルタの入力信号に
よってカウントアツプ動作を行ない、またＤＮ＜ダウン
）端子に供給される出力信号によってカウントダウン動
作を行なうことにより、上記入力信号と出力信号との位
相差をカウントし、そのカウント値を出力のＱ端子より
積算器１２に供給する。積算器１２は加算器１３とラッ
チ１４とにより構成されており、ラッチ１４のＣＫ（ク
ロック）端子に供給されるクロック信号の周期で、加算
器１３のＢ端子に供給されるアップ・ダウンカウンタ１
１からの上記したカウント値を、ある定められた値を法
として積算していく。

また、ラッチ１４の出力がＱ端子より加算器１３のＡ端
子に供給されており、上記した積算中に桁あふれが生じ
るごとに加算器１３のＣＹ（キャリー）端子に桁あふれ
信号を出力し、これを分周器１５に供給する。そして、
分周器１５は積算器１２からの桁あふれ信号を分周し、
位相同期ループフィルタの出力信号を生成する。

なお、上記の分周器１５からの出力信号は、アップ・ダ
ウンカウンタ１１のＤＮ端子にフィードバックされる。

第２図は、第１図に示した位相同期ループフィルタのさ
らに詳細な回路構成図である。以下、この回路の動作を
第３図に示す動作波形図に基づいて説明する。

人力信号エツジ検出部（Ａ）は、Ｄタイプのクリップフ
ロップ２１．２２とアンドゲート２３から構成され、ク
リップフロップ２１のＤ端子には第３図（Ａ）の（Ａ２
）に示す入力信号が供給されるとともに、フリ７ブフロ
ツプ２１．２２のそれぞれのＧＫ端子には第３図（Ａ）
の（ＡＩ　）に示すクロック信号が供給される。そして
、クリップフロップ２１の出力のＱ端子からは第３図（
Ａ）の（Ａ、）に示すＱ、信号が出力され、このＱｔ信
号がＤ端子に供給されるフリップフロップ２２の出力の
ζ端子からは、第３図（Ａ）の（Ａ４）に示すζ２信号
が出力される。上記のフリップフロップ２１の出力であ
るＱ、信号と、クリップフロップ２２の出力である互２
信号はそれぞれアンドゲート２３に供給され、ここでＱ
、信号と７：ｉ２２号との論理積がとられ、該アンドゲ
ート２３の出力からは第３図（Ａ）の（Ａ、）に示すカ
ウントアツプ信号（ＵＰ信号）が得られる。

上記のように、入力信号エツジ検出部（Ａ）では、入力
信号の立上がり部を検出することにより、入力信号の一
周期に対して１回のカウントアツプ信号（ＵＰ信号）を
出力し、この信号をアップ・ダウンカウンタ部（Ｂ）に
供給している。

アップ・ダウンカウンタ部（Ｂ）は、入力段に介在され
たエクスクル−シブオアゲート２４と、アップ・ダウン
カウンタ２５とから構成され、エクスクル−シブオアゲ
ート２４の入力には上記したアンドゲート２３からのカ
ウントアツプ信号（ＵＰ信号）と、分周器２８からのカ
ウントダウン信号（ＤＮ信号）が供給される。また、ア
ップ・ダウンカウンタ２５のＵ／τ端子には上記したカ
ウントアツプ信号（ＵＰ信号）が、イネーブル端子（Ｅ
Ｎ端子）にはエクスクル−シブオアゲート２４からの排
他的論理和出力であるカウントイネーブル信号（ＥＮ信
号）が、ＣＫ端子には上記したクロック信号が供給され
る。

そして、このアップ・ダウンカウンタ部（Ｂ）では、第
３図（Ｂ）のＣＢｔ　）に示すカウントアツプ信号（Ｕ
Ｐ信号）によってカウントアツプするとともに、第３図
（Ｂ）の（Ｂ、）に示すカウントダウン信号（ＤＮ（８
号）によってカウントダウンすることにより、入力信号
と出力信号との位相差を検出している。エクスクル−シ
ブオアゲート２４の出力であるカウントイネーブル信号
（ＥＮ信号）は、第３図（Ｂ）の（Ｂ４）に示すように
カウントアツプ信号（ＵＰ信号）またはカウントダウン
信号（ＤＮ信号）のいずれか一方が生じたときにのみ出
力され、上記両方の信号が同時に発生されたときには出
力されないようにしている。

これは、カウントアツプ動作とカウントダウン動作とを
同時に１回行なうことは、カウント動作を行なわないこ
とと同じであるからである。また、上記のアップ・ダウ
ンカウンタ２５の出力のＱＤ〜ＱＡ端子からは、第３図
（Ｂ）の（Ｂｓ　）に示す出力信号（カウント値）ＰＤ
３〜ＰＤＯが出力され、積算器部（Ｃ）に供給される。

なお、上記のＰＤ３〜ＰＤＯはヘクサ（ＨＥＸ）表示で
示しである。

積算器部（Ｃ）は、加算器２６とラッチ２７とから構成
され、この例では加算器２６に４ビツトの全加算器を使
用している。この積算器部（Ｃ）では、加算器２６であ
る定められた値（この例では１６）を法として、第３図
（Ｃ）の（Ｃ２）に示すアップ・ダウンカウンタ２５か
らのカウント値ＰＤ３〜ＰＤＯを積算し、第３図（Ｃ）
の（Ｃ４）に示す和出力Σ３〜ΣＯをラッチ２７に供給
する。ラッチ２７では、クロック信号に基づいて上記の
和出力Σ３〜ΣＯを読込み、第３図（Ｃ）の（Ｃ３）に
示す出力Σ３′〜Σ０′をそれぞれ加算器２６のＡ４〜
Ａ、端子に供給する。なお、上記したＰＤ３〜ＰＤＯ，
Σ３〜Σ０．Σ３′〜ΣＯ′はそれぞれヘクサ（ＨＥＸ
）表示で示しである。加算器２６で上記した積算が行な
われ、桁あふれが生じると第３図（Ｃ）の（Ｃ３）に示
す桁あふれ信号（ＣＹ倍信号をＣＹ端子に出力し、これ
を分周器２８のＥＮ端子に供給する。

上記の積算器部（Ｃ）に入力されるカウント値をＰＤ、
積算器での法をＮ、とすると、上記した桁あふれ信号（
ＣＹ倍信号は、該積算器に入力されるクロック信号のＮ
１周期中にＰＤ回出力されるう すなわち、積算器に入力されるクロック信号の周波数を
ｆＣＫとすると、桁あふれ信号（ＣＹ倍信号の単位時間
あたりの発生数（周波数）は、Ｎ。

で表わされ、カウント値に比例した周波数となることが
わかる。

分周器部（Ｄ）は、この例では４ビツトのカウンタによ
り構成され、分周器２８はＥＮ端子に供給される上記し
た加算器２６からの第３図（Ｄ）のｌｘ　）に示す桁あ
ふれ信号（ＣＹ倍信号を、この例では１６分周してＱＩ
、端子より第３図（Ｄ）の（Ｄ、）に示す出力信号を発
生する。また、分周器２８のＱ、端子には２分周出力、
Ｑ、端子には４分周出力、Ｑｃ端子には８分周出力がそ
れぞれ発生されるが、これらを第３図（Ｄ）の（Ｄ、）
〜（Ｄ、）にそれぞれ示した。なお、分周器２８のＲＣ
？端子から発生される第３図（Ｄ）の（Ｄ、）に示す上
記した出力信号の一周期に対して１回発生されるカウン
トダウン信号（ＤＮ信号）は、アップ・ダウニ／カウン
タ部（Ｂ）のエクスクル−シブオア２４の一方の入力端
子にフィードバックされる。

ここで、上記した第１図または第２図に示した回路の動
作を、制御理論的に把握するために線形システムとみな
して、その伝達ブロック図を求めると第４図に示すよう
になる。

図の伝達ブロックにおいて、Ｋｄは位相比較器の利得係
数であり、これは入力信号および出力信号の一周期に対
して行なわれるカウント値に相当する。ｆ　ａｘ／　Ｎ
　Ｉ　は積算器のカウント値−周波数変換係数であり、
前述した積算器の動作から与えられるものである。１／
Ｓ（Ｓニラプラス演算子）は積分系であり、ここでは桁
あふれ信号の単位系を周波数から位相量に変換すること
を示している。

Ｎ２は分周器の分周比である。

上記の伝達ブロック図より、この位相同期ループフィル
タの閉ループ伝達関数Ｈ（Ｓ）はＳ＋Ｋｖ で与えられる。ここで、Ｋｖはループ利得でありとなる
。また、帯域幅［、は となる。

位相差ΦＰ　（−Φ、ｆｉ−Φ。ｕＬ　）と出力信号の
周波数ｆ　ｏｕｔとの関係は で表わされる。

ロック可能な最大周波数においては、アップ・ダウンカ
ウンタのカウント値、すなわち（４）式中のに、・Φ、
も最大値となるため、Ｎ４・Φ８＝Ｃａｍｘとおくと（
４）式は次のようにも表わすことができる。

アップ・ダウンカウンタにおけるビット数と、積算器に
おけるビット数が一致している場合にはＣ，、、＝Ｎ、
−１ となるため、最大周波数は となる。

前述した第２図に示した回路例の場合、例えばｆＣＫを
１００ＫＨｚとすると、帯域幅は（３）式よりＬ　ユ６
２．２　Ｈｚ となる。また、ロック可能な入力信号の周波数範囲は（
６）式よりＯ〜約５．８５９ＫＨｚとなることがわかる
。

次に、本発明に基づく他の実施例のブロック構成図を第
５図に示し説明する。

第５図に示した構成のものは、第１図に示した構成から
なる位相同期ループを２つ設け、位相同期ループが２つ
存在する構成としたものであり、この位相同期ループフ
ィルタの伝達ブロック図は第６図に示すようになる。

第６図の伝達ブロックにおいて、Ｋ□はアップ・ダウン
カウンタ１１の利得係数、Ｋｏはアップ・ダウンカウン
タＩＩＡの利得係数、ｆ　ＣＫＩ　は積算器１２に入力
されるクロック信号の周波数、ｆ、に！は積算器１２Ａ
に人力されるクロック信号の周波数、Ｎ１は積算器１２
における法、Ｎ、は積算器１２Ａにおける法、Ｎ２は分
周器１５の分周比、Ｎ４は分周器１５Ａの分周比である
。

第６図に示した伝達ブロック図より、この位相同期ルー
プフィルタの閉ループ伝達関数Ｈ（Ｓ）はとなる。ここ
で、ω７はループの自然周波数、ζはダンピング係数で
ある。

とすると、（７）式中の自然周波数ω７とダンピング係
数ζは、それぞれ ω７田ムーー珂　（ｒａｄ／Ｓ　］　　　　　　αωな
る関係となり、ω１，０□の設定いかんにより、自然周
波数ω７とダンピング係数ことを任意に設定することが
できる。

続いて、上記した本発明による位相同期ループフィルタ
の応用例について説明する。

第７図は、本発明による位相同期ループフィルタを、モ
ータの回転速度制御回路に応用した場合の構成例を示し
ている。

モータ３６の回転速度に比例した信号は、このモータ３
６の回転軸に取付けられた遮光板３１゜を備えた速度検
出器３１に設けられた２つの検出器３１３．３１４より
得られる。この速度検出器３１で得られたモータ３６の
回転速度に比例した２つの検出信号ａ、ｂは、入力信号
エツジ検出合成回路３２に供給される。入力信号エツジ
検出合成回路３２では、上記した２つの検出信号ａ、　
　ｂの立上がり部を検出するとともに、この２つの検出
信号ａ、ｂが時間軸上で重ならないように合成し、この
合成した信号を位相同期ループフィルタ３３に供給する
。位相同期ループフィルタ３３では、上記した２つの信
号を合成してモータ３６の回転速度に比例した周波数を
有する１つの信号にして出力する。そして、この位相同
期ループフィルタ３３からの信号Ｃは、制御回路３４、
パワーアンプ３５を介してモータ３６に供給され、モー
タ３６の回転速度が制御される。

上記した応用例における速度検出器３１は、例えば第８
図に示す構成となっている。

モータ３６の回転に追従して回転する遮光板３１、上の
周辺部にはスリット状の透過孔３１ｚが設けられるとと
もに、発光受光素子からなる検出器３１ｓ、３１４が回
転軸３１．を中心として１８０°の角間隔で相対して配
置されている。

上記の検出器３１３，３１４からは、遮光板３１、上に
形成された透過孔３１□の有無により、該遮光板３１．
の回転に追従した２値信号ａ、　　ｂが得られる。そし
て、遮光板３１．の回転中心と回転軸３１．の中心とが
一致していれば、上記の２値信号ａ、ｂの周波数は回転
軸３１．の回転速度に比例した値となる。

しかし、遮光板３１．の回転中心と回転軸３１、の中心
とにずれが生じた場合には、検出器３１３．３１４から
検出される２値信号ａ、ｂのそれぞれの相対周波数は、
回転角とともに第９図（ａ）に示すように正弦波状に変
化する。すなわち、回転軸３１．の中心から半径ｒのと
ころに１８０°の角間隔で検出器３ｉｆｆ、３１．を配
置した状態で、遮光板３１１の回転中心と回転軸３１．
の中心とがε　（さく〈ｒ）だけずれたとすると、検出
器３１ｆｆ、３１．により検出されるみかけ上の回転速
度と、回転軸３１．の真の回転速度との比は、該回転軸
３１．が１回転する間に第９図（ａ）に示すように変化
する。なお、検出器３１．と３１．は回転軸３１．を中
心に１８０゛の角間隔で相対して配置されているので１
．検出器３１４により検出されるみかけ上の回転速度の
変化分（第９図ｆａ）の点線すで示す）は、検出器３１
．により検出されるみかけ上の回転速度の変化分（第９
図（ａ）の実線ａで示す）を相殺する値となるので、遮
光板３１．の回転中心と回転軸３１．の中心との偏心骨
を相殺することができる。

上記した第８図の構成からなる速度検出器３１により、
直接にモータ３６の回転速度に比例した周波数を有する
信号を得ることはできないが、本発明に基づく位相同期
ループフィルタを使用した第７図に示した構成とするこ
とにより、速度検出器３１から検出された２つの信号ａ
、ｂを合成して、モータ３６の回転速度に比例した周波
数を有する第９図（ｂｌに示す１つの信号Ｃを得ること
ができる。

なお、上記では速度検出器３１として発光受光素子を用
いた光学式通過形の例で説明したが、これに代えて光学
式反射形または電磁形のもので構成してもよい。

第１０図は、第７図に示した入力信号エツジ検出合成回
路３２の具体的な回路例である。

この入力信号エツジ検出合成回路３２は、第７図に示し
た速度検出器３１に設げられた検出器３１３により検出
された信号ａの立上がり部を検出して遅延するＤタイプ
のフリップフロップ４１゜４２．４３と、検出器３１．
により検出された信号すの立上がり部を検出して遅延す
るＤタイプのフリップフロップ４４．４５．４６と、上
記の検出器３１３，３１４からの２つの信号ａ、ｂが時
間軸上で重ならないように合成するために上記のフリッ
プフロップ４１〜４６にそれぞれ供給されるクロツタ信
号を分周するＤタイプのフリップフロップ４７と、アン
ドゲート４Ｂ、４９、オアゲート５０から構成されてい
る。

続いて、上記の構成からなる入力信号エツジ検出合成回
路３２の動作を、第１１図に示した動作波形図に基づい
て説明する。

Ｄタイプのフリップフロップ４１〜４７のそれぞれのＣ
Ｋ端子には、第１１図（Ａ）に示すクロック信号が供給
される。フリップフロップ４１のＤ端子には、検出器３
１．により検出された同図（Ｂ）に示すａ信号が入力信
号として入力され、このζ端子からは同図（Ｃ）に示す
遅延されたａ１信号が出力される。このａ、信号はフリ
ップフロップ４２のＤ端子に供給され、さらに遅延され
てζ端子より同図（Ｄ）に示すａ２信号として出力され
る。ａ２信号はフリップフロップ４３のＤ端子に供給さ
れ、ここでさらに遅延されるとともに反転されてζ端子
より同図（Ｅ）に示すＴ３信号が出力される。

また、検出器３１４により検出された同図（１）に示す
ｂ信号が入力信号としてフリップフロップ４４のＤ端子
に入力され、このζ端子からは同図（Ｊ）に示す遅延さ
れたす、信号が出力される。

このす、信号はフリップフロップ４５のＤ端子に供給さ
れ、さらに遅延されてζ端子より同図（Ｋ）に示すｂ２
信号として出力されるｏｂｔ信号はフリップフロップ４
６のＤ端子に供給され、ここでさらに遅延されるととも
に反転されてζ端子より同図（Ｌ）に示すＴ３信号が出
力される。

フリップフロップ４７はζ端子がＤ端子に接続されてお
り、ＣＫ端子にクロック信号が供給され、そのζ端子か
らは同図（Ｇ）に示すクロック信号の立上がり部で変化
するＳ、信号が出力されるとともに、ζ端子からはＳ、
信号の反転出力である同図（Ｎ）に示すＳ、信号が出力
される。

アンドゲート４８には、フリップフロップ４１からのａ
、信号とフリップフロップ４３からのＴ３信号とフリッ
プフロップ４７からの８１信号が供給され、ここで上記
３つの信号（ａ、ｌａ３＋Ｓ、）の論理積がとられる。

ａ、信号と〒３信号との論理積は同図（Ｆ）に示すよう
になり、これとＳ、信号との論理積をとったアンドゲー
ト４８の出力からは、同図（Ｈ）に示すａイ信号が出力
される。また、アンドゲート４９には、フリップフロッ
プ４４からのす、信号とフリップフロップ４６からのＴ
、信号とフリップフロップ４７からのＳ、信号が供給さ
れ、ここで上記３つの信号（ｂｌ　、　Ｔ０ｎ　　Ｓｂ
）の論理積がとられる。ｂ１信号とＴ、信号との論理積
は同図（Ｍ）に示すようになり、これとＳｂ信号との論
理積をとったアンドゲート４９の出力からは、同図（０
）に示すｂ４信号が出力される。

上記したアンドゲート４８からのａ４信号と、アンドゲ
ート４９からのｂ４信号とはオアゲート５０に供給され
、ここで両信号の論理和かとられてその出力からは同図
（Ｐ）に示す出力信号が得られ、この信号が位相同期ル
ープフィルタ３３に供給される。

上記したように、入力信号エツジ検出合成回路３２では
、速度検出器３１に設けられた２つの検出器３１３　、
　３１．によって検出された２つの信号ａ、ｂの立上が
り部を検出し、上記２つの信号ａ、ｂが時間軸上で重な
らないように合成している。

第１０図に示した入力信号エツジ検出合成回路３２を、
例えば第２図に示した入力信号エツジ検出部（Ａ）の代
りにとりつければ、位相同期ループフィルタの出力信号
の周波数は信号ａ、ｂの周波数の平均値、すなわち、第
９図（ｂｌに示したような回転軸３１．の回転速度に正
しく比例した周波数となる。

また、位相同期ループフィルタの出力信号以外に、分周
器中のより小さい分周比の信号（例えば第２図に示した
分周器２８のＱＡ、Ｑ、、Ｑ、出力）を利用すれば、速
度検出器がらの信号の周波数を逓倍した信号を使用する
ことができ、みがけ上達度検出器での分解能を向上させ
たのと同じ効果が期待できるものである。

〔効　果〕

以上説明した本発明に基づく位相同期ループフィルタを
、例えば光デイスク装置等におけるモータの回転速度制
御回路に利用することにより、高精度の回転制御を行な
うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図の具体的な回路構成図、第３図は第２図に示
した回路の動作を説明するための動作波形図、第４図は
第１図ならびに第２図に示した構成における伝達ブロッ
ク図、第５図は本発明の他の実施例を示すブロック構成
図、第６図は第５図に示した構成における伝達ブロック
図、第７図は本発明をモータの回転速度制御回路に応用
した一例を示す構成図、第８図は第７図に示した速度検
出器の構成例を示す斜視図、第９図は第８図に示した速
度検出器から得られる検出信号の回転角に対する周波数
特性を示す図、第１０図は第７図に示した入力信号エツ
ジ検出合成回路の具体的な回路構成図、第１１図は第１
０図に示した入力信号エツジ検出合成回路の動作を説明
するための動作波形図、第１２図は従来例を示すブロッ
ク構成図である。 １１・・・アップ・ダウンカウンタ　（カウンタ）、１
２・・・積算器、１５・・・分周器。 特許出願人　　　株式会社　リ　コ　−第１図 ＋Ａｌ　　へ刀］審署エヅシ゛捜零１参ｐ＋Ｂｌ　ブー
／ｒ・ダ′ケシｉケーｙ帯）ｆｃｌ精１３軒 ＋１］分明膝邦

Claims (1)

1. 【特許請求の範囲】 少なくとも１つの位相同期ループを有するディジタル位
   相同期ループフィルタにおいて、 上記位相同期ループが 入力信号と出力信号とが供給され、これら両者の位相差
   をカウントしてそのカウント値を出力する１ビット以上
   のカウンタ（１１）と、 上記カウント値とクロック信号とが供給され、該クロッ
   ク信号の周期で上記カウント値を定められた値を法とし
   て積算し、桁あふれが生じるごとに桁あふれ信号を出力
   する１ビット以上の積算器（１２）と、 上記桁あふれ信号を分周して上記出力信号を生成する分
   周器（１５）とを備えていることを特徴とするディジタ
   ル位相同期ループフィルタ。