JPS6312403B2 - - Google Patents

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JPS6312403B2
JPS6312403B2 JP56082721A JP8272181A JPS6312403B2 JP S6312403 B2 JPS6312403 B2 JP S6312403B2 JP 56082721 A JP56082721 A JP 56082721A JP 8272181 A JP8272181 A JP 8272181A JP S6312403 B2 JPS6312403 B2 JP S6312403B2
Authority
JP
Japan
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stage
signal
counter
rotary encoder
division ratio
Prior art date
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Application number
JP56082721A
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English (en)
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JPS57197933A (en
Inventor
Takahiro Matsui
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Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses

Landscapes

  • Transmission And Conversion Of Sensor Element Output (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 本発明は、ロータリーエンコーダからのパルス
信号をアツプダウンカウンタで計数し、プログラ
マブル分周器の分周比を設定する回路に関し、大
巾な設定値の変更に際しては迅速に、また微細な
設定値の変更に関しては、きめ細かく設定変更で
きるようにするものである。
一般に、例えばPLL(フエーズロツクドルー
プ)回路等を利用したデイジタル発振回路におい
て、その発振周波数を変更するのには、プログラ
マブル分周器の分周比を変更して行なう。分周比
の設定には、スイツチ等で行なう場合もあるが、
操作性の点から、ロータリーエンコーダを用い
て、ダイヤル形式にしたものも多く使用されてい
る。
第1図は、ロータリーエンコーダの一例を示す
原理図で、等間隔に配置された貫通孔1……を有
し、かつダイヤルの回転に同調して回転する円板
2の両側に、発光素子3・3′および受光素子
4・4′を、貫通孔1と直線的に配置する。いま
貫通孔1の数をNとすると、円板2の中心に対し
て貫通孔1の間隔Cは、360゜/Nの角度をもつ。
そのとき発光素子3・3′あるいは受光素子4・
4′の相互の間隔Sを間隔Cより小さくすると、
受光素子4・4′からのパルス信号は各々第1図
cのP1・P2に示すように、位相差dをもつて現
われる。この位相差dを持つた、2つのパルス信
号P1・P2の到来するタイミングを、適当に処理
することにより、ダイアルの回転方向を検知する
と共に、回転数に比例したパルス数のパルス信号
を出力せしめるものであり、既知の手段である。
上記のようなロータリーエンコーダを用いた、
プログラマブル分周器の分周比の設定は、従来次
の様に行なわれていた。第2図は、PLL回路を
用いた発振器における、プログラマブル分周器の
従来方法による、分周比設定回路の一例である。
同図において、5は基準発振回路であり、その
出力を分周器6で分周して基準信号frを作り、位
相検波器7に入力する。一方、位相検波器7に
は、出力信号foをプログラマブル分周器8に設定
された、分周比Nで分周された比較信号fcも入力
され、これら両信号fr・fcの位相差に応じた直流
電圧Vdを出力する。この直流電圧Vdは低域波
器9で平滑化された後、電圧制御発振器10に印
加され、比較信号fcが基準信号frと等しくなるよ
うに、出力信号foの変化をなさしめる。
プログラマブル分周器8は、説明の便宜上、本
例ではプログラム可能部分を4段構成とし、全体
が0とならないように、5段目に固定分周比の分
周器8eを挿入してある。1段目8aは一の位、
2段目8bは十の位、3段目8cは百の位、4段
目8dは千の位、5段目8eは万の位の分周比N
を設定する。即わち、1段目8aの設定値をn1
2段目8bの設定値をn2、3段目8cの設定値を
n3、4段目8dの設定値をn4とし、5段目8eの
分周比を1/1とすると、分周比Nはn1+10n2
100n3+1000n4+10000n5で表わされる。従つて本
例では、分周比Nは10000から19999まで設定可能
である。分周比Nは、アツプダウンカウンタ11
により設定され、プログラマブル分周器8の各段
8a〜8dに対応して、該カウンタ11の各段1
1a〜11dが配置される。設定値は各桁毎に、
4ビツトの2進化10進数(BCD)コードで設定
される。
いまロータリーエンコーダ12が回転すると、
パルス信号P1およびP2がクロツクジエネレータ
13に入力される。クロツクジエネレータ13
は、ロータリーエンコーダの回転方向により、ア
ツプ信号S1、あるいはダウン信号S2をアツプダウ
ンカウンタ11の一段目11aに出力する。いま
ダイアルの時計方向回転に伴ない、アツプ信号S1
がクロツクジエネレータ13より出力されると、
アツプダウンカウンタ11の1段目11aにおい
て、入力されるアツプ信号S1のパルス数を9発ま
でカウントアツプする。10発目が入力されると、
1段目11aからアツプ信号S3が2段目11bに
出力され、1段目11aは再び0からカウントア
ツプを開始する。他の各段11b〜11dにおい
ても同様に、順次10進で上位の桁に桁上げされて
いき、最高9999までカウントが可能である。ダイ
アル回転が停止すると、アツプダウンカウンタ1
1の各段11a〜11dの内容が、4ビツトの2
進化10進数(BCD)コードで、対応するプログ
ラマブル分周器8の各段8a〜8bに設定され
る。
ダイアルの反時計方向の回転についても同様
に、クロツクジエネレータ13で方向が検知され
ると、ダウン信号S2が出力され、アツプダウンカ
ウンタ11の1段目11aの内容を入力パルス毎
に減じていく。1段目11aの内容が0に至る
と、上位の段11bから桁下げを行ない、再びカ
ウントダウンを行なう。他の段11b〜11dに
ついても同様に、順次上位の桁から10進で桁下げ
が行なわれる。
このように構成された、従来の分周比設定回路
において、いま仮に基準信号frを1kHzとすると、
分周比Nは10000から19999まで設定可能なため、
出力信号foは10000MHzから19999MHzまで、1k
Hz毎に変化可能である。説明を簡単にするため
に、ロータリーエンコーダ12の1回転毎に、ア
ツプ信号S1あるいはダウン信号S2のパルス数が10
発出力されるとすると、出力信号foを10kHz変更
するのに、ロータリーエンコーダ12を1回転す
ることになる。出力信号foの変更が少ない場合
は、ロータリーエンコーダ12の回転数も少なく
てすむが、変更量が多い場合は、該ロータリーエ
ンコーダ12の回転数も多くなる。例えば1MHz
の出力信号foの変更には、ロータリーエンコーダ
12を100回転させなければならず、また本例に
おける最低設定値から最高設定値への変更には、
約1000回転させる必要があり、多大の時間を要す
る。
この欠点を解決する一つの方法として、ロータ
リーエンコーダ12の1回転当りの出力パルス数
を増加させる方法があるが、分周比Nの最小単位
における微調が困難となる。また別の解決策とし
て第3図のような例が知られている。本例は、プ
ログラマブル分周器14における分周比の変更量
の大小により、クロツクジエネレータ15からの
アツプ信号あるいはダウン信号を、スイツチK1
〜K4により、アツプダウンカウンタ16の適切
な段16a〜16dへ、選択入力するものであ
る。即わち、出力信号foを前記例と同様に、1k
Hz単位で変更できるものとすると、いま1kHz台
の周波数変更を行なう場合は、スイツチK1を閉
じ、クロツクジエネレータ15からのアツプ信号
あるいはダウン信号を、アツプダウンカウンタ1
6の1段目16aに入力する。同様に10kHz台の
周波数の変更の場合はスイツチK2を、100kHz台
の場合はスイツチK3を、1MHz台の変更の場合は
スイツチK4を各々閉じることにより、1回転当
りの出力パルス数が比較的少ないロータリーエン
コーダ17を用いても、迅速な分周比設定変更が
可能となる。しかしながら本方法によると、設定
値変更に際し、スイツチK1〜K4の選択を行なわ
なくてはならず、動作が繁雑である。
本発明は、上記欠点を解決するために成された
もので、ロータリーエンコーダの回転速度を検知
する手段を設け、その速度に応じ、クロツクジエ
ネレータからのアツプ信号あるいはダウン信号
を、アツプダウンカウンタの適切な段に、自動的
に選択入力せしめることにより、分周比の大巾な
変更に際しても、ロータリーエンコーダに同調し
たダイアルの操作のみで、迅速な変更が可能とな
る。
以下、本発明の実施例を第4図に基ずいて詳細
に説明する。この図は分周比設定回路を示すブロ
ツク図で、18はロータリーエンコーダ、19は
クロツクジエネレータ、20はプログラマブル分
周器、21はアツプダウンカウンタで、その動作
および機能は既に前述した例と同様である。本発
明において特徴的なのは、ロータリーエンコーダ
18の回転速度を検知し、回転速度により異なる
制御信号Csを出力する機能をもつクロツクカウ
ンタ22および該制御信号Csにより、適当なゲ
ート回路が制御される、カウンタコントロール回
路23を具備したことである。
一般的に、例えばラジオ受信機等で、大巾に周
波数を変化させる場合、ダイアルを急速に回転さ
せる。逆に微細な周波数の変化の場合は、ダイア
ルを極めて低速に回転させる。本発明はこの特性
を巧みに利用したもので、いま第4図において、
ロータリーエンコーダ18が回転すると、パルス
信号P1・P2が発生し、クロツクジエネレータ1
9に入力される。クロツクジエネレータ19は、
ロータリーエンコーダ18の回転方向により、例
えば時計方向の回転の場合はアツプ信号S1を、反
時計方向の回転の場合はダウン信号S2を、カウン
タコントロール回路23に出力する。該コントロ
ール回路23はゲート回路で構成されており、本
例では、4段構成となつているアツプダウンカウ
ンタ21の各段21a〜21dに対応して、ゲー
ト回路23a〜23dが設けられている。
一方クロツクジエネレータ19からは、ロータ
リーエンコーダ18の回転方向にかかわらず、回
転数に比例したパルス信号P3が、クロツクカウ
ンタ22に出力される。該クロツクカウンタ22
においては、一定時間tの間に到来するパルス信
号P3のパルス数を計数し、そのパルス数の大小
により、異なるコントロール信号Csをカウンタ
コントロール回路23に出力する。即わち、ロー
タリーエンコーダ18の回転による発生パルス数
は一定であるため、一定時間tにおけるパルス数
は、ロータリーエンコーダ18、即わちダイアル
の回転速度に比例する。
いま仮に、一定時間tの間に発生するパルス信
号P3のパルス数が、5個以下の場合のクロツク
カウンタ22から出力されるコントロール信号を
CS1、6個以上20個以下の場合のコントロール信
号をCS2、21個以上の場合のコントロール信号を
CS3とすると、コントロール信号CS1は、カウン
タコントロール回路23におけるゲート23aの
みを開放し、他のゲート23b〜23dは閉鎖す
る。従がつて、アツプ信号S1あるいはダウン信号
S2は、ゲート23aを経由して、アツプダウンカ
ウンタ21の最下位である1段目21aに加えら
れ、信号S1あるいはS2に従がい、カウントアツプ
あるいはダウンを行なう。同様に、コントロール
信号CS2がクロツクカウンタ22より出力される
と、ゲート23bのみが開放され、他のゲート2
3a,23c〜23dが閉じられて、アツプ信号
S1あるいはダウン信号S2は、アツプダウンカウン
タ21の2段目21bに加えられる。従がつて1
段目21aの動作は停止され、中位以上の段21
b〜21dにおいてカウント動作を行なう。更
に、コントロール信号CS3が出力された場合は、
ゲート23cが開放され、他のゲート23a・2
3b・23dは閉じられる。そのためカウンタ2
1a・21bの動作は停止し、上位の段21c・
21dにおいてアツプあるいはダウンカウント動
作を行なう。
以上のような動作において、アツプダウンカウ
ンタ21における選択される段が上位な程、該段
に加えられるアツプ信号S1あるいはダウン信号S2
の、単位時間tにおけるパルス数が多いため、プ
ログラマブル分周器20に設定される分周比Nの
変化量に対し、加速度的に変更に要する時間を短
縮することができる。そのため、アツプダウンカ
ウンタ21の最上位の段21dに対応するゲート
23dの制御は行なつていないが、必要に応じ、
コントロール信号CS4を設け、ゲート23dをも
制御できることは言うまでもない。また、クロツ
クカウンタ22およびカウンタコントロール回路
23を、マイクロプロセツサ等によるソフトウエ
ア処理によることも可能である。
以上説明したように、本発明によれば、プログ
ラマブル分周器の分周比の設定変更に際し、ロー
タリーエンコーダの回転速度を検知する回路を設
け、その速度に応じて、アツプ信号あるいはダウ
ン信号の、アツプダウンカウンタにおける入力段
を自動的に選択する回路を具備することにより、
所要時間に対する分周比の変更量が対数的な関係
になり、大巾な分周比の変更においては迅速に、
また細かな分周比の変更に際しては、低速で正確
かつ容易に、ダイアルによる一操作で行なうこと
ができ、人間工学上の操作性、および機能性の向
上が実現される。
【図面の簡単な説明】
第1図は、ロータリーエンコーダの原理図で、
1は貫通孔、2は回転円板、3・3′は発光素子、
4・4′は受光素子を示し、第2図は、従来の分
周比設定回路を用いた発振回路を説明するブロツ
ク図、第3図は分周比設定回路の他の従来例を示
すブロツク図であり、第4図は、本発明に係る分
周比設定回路で、18はロータリーエンコーダ、
19はクロツクジエネレータ、20はプログラマ
ブル分周器、21はアツプダウンカウンタ、22
はクロツクカウンタ、23はカウンタコントロー
ル回路を示す。

Claims (1)

    【特許請求の範囲】
  1. 1 プログラマブル分周器の分周比を、ロータリ
    ーエンコーダからのパルス信号をもとに、クロツ
    クジエネレータおよびアツプダウンカウンタによ
    り計数し、設定する回路において、ロータリーエ
    ンコーダの回転速度を検知する機能をもつクロツ
    クカウンタ、およびその速度に対応してクロツク
    ジエネレータから出力されるパルス信号を、アツ
    プダウンカウンタにおけるいずれの段に入力すべ
    きかを選択するカウンタコントロール回路を具備
    したことを特徴とする分周比設定回路。
JP56082721A 1981-05-31 1981-05-31 Setting circuit for frequency division ratio Granted JPS57197933A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56082721A JPS57197933A (en) 1981-05-31 1981-05-31 Setting circuit for frequency division ratio

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JP56082721A JPS57197933A (en) 1981-05-31 1981-05-31 Setting circuit for frequency division ratio

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Publication Number Publication Date
JPS57197933A JPS57197933A (en) 1982-12-04
JPS6312403B2 true JPS6312403B2 (ja) 1988-03-18

Family

ID=13782267

Family Applications (1)

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JP56082721A Granted JPS57197933A (en) 1981-05-31 1981-05-31 Setting circuit for frequency division ratio

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63193613A (ja) * 1987-02-04 1988-08-10 Aikomu Kk デジタルスイツチ機構
JPS63125429U (ja) * 1987-02-06 1988-08-16
JPS63296413A (ja) * 1987-05-27 1988-12-02 Aikomu Kk オフセツタブルデジタルスイツチ
JPH04240922A (ja) * 1991-01-25 1992-08-28 Fujitsu Denso Ltd 出力値設定装置

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JPS57197933A (en) 1982-12-04

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