JPS6315368A - 配線経路探索方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気回路を実装するプリント板やＬＳＩの素子
間の配線経路を求める配線経路探索方法及び装置に関す
る。

〔従来の技術〕

従来、配線経路探索方法の１つとしてメイズ法がよく知
られている。この方法によれば、配線禁止の情報を、ビ
ットマツプに展開し、マツプ画像データとして、イメー
ジメモリに貯えておき、与えられた配線の始点、終点の
ピンペア情報を用い、１ビンペア毎に始点からマツプ上
で東西南北の４方向に対し、配線が引けるかどうか即ち
既配飯と衝突するかどうか及び配線禁止領域かどうかを
マツプ情報を参照して更新し、始点からの距離の順にラ
ベル付けする拡散処理を施し、終点まで到達したら拡散
処理を終了し、逆に終点から始点の方向にラベルを辿っ
ていき配線経路を決定する。

マツプ上の各セルでの情報はピンペア情報も含まれてい
るが、これを除いて示すと第５図に示すように１ワ一ド
単位となっている。図において、５０１はスルーホール
配線に関するいわゆるビア情報であシ、異なる配線層間
を接続するビアが使える時には１１”であり、使えない
時には”０”である。５０２は配線禁止に関する情報で
あシ、配線禁止のとき′１”であり、配線層のとき′Ｏ
＃である。５０３は配線経路に関する情報であり、配線
経路が発見できたとき′１”であシ、そうでないとき″
０”となる。５０４は始点からの波の伝ばん距離をあら
れすラベルが格納される。このラベルは距離に対応する
ように、例えばＬ２・・・・・・ｎのように前後関係が
解る、数あるいは記号が用いられる。

実際には上で述べたピンペアアドレス計算、拡散、バッ
クトレースの他に次のピンペアに対する処理を行うため
の準備としてマツプ情報の一部であるラベルを初期状態
に戻すクリア処理が必要であり、これらの一連の処理を
ピンペアの本数だけ繰り返す。

上述のクリア処理において、従来、第３図に示すように
始点を中心として（ｘ　、　ｙ）アドレスの最大値、最
小値を求め、その領域の範囲をワード単位で読みだしを
行い、必要なビットのみをクリアした後、同じアドレス
に書き戻す方法が取られていた。

すなわち、第３図で示すように１ワ一ド単位で読み出し
たマツプデータであると７５０１、配線禁止５０２、配
線経路５０４、始点からのラベル５０５と、マスクデー
タとして次の拡散処理では今のデータは不要となる配線
経路５０４、ラベル５０５をクリアするためにマスクデ
ータの対応するところを０＃とじ、他を′１”として、
両者の論理積（Ａ　Ｎ　Ｄ）処理を行ない、その結果を
読み出されたマツプデータの同じアドレスへ書き込みを
行なう方法であった。

〔発明が解決しようとする問題点〕

このような従来の方法によると、第４図に示すように１
一般にはクリアが必要なビットは、１ワードに含まれる
ビットの１部分である。このため、このクリア処理に対
しては、一旦クリアすべきマツプのデータの読みだしを
１ワード毎に行なう。

クリアすべきビットに対応する論理マスクを用いてクリ
アすべきビットのみをマスクし、読みだしたアドレスと
同一のアドレスに再度書き込むというリードモディファ
イドライトを行う必要がちシメモリへのアクセス回数が
多くなる。例えば、第８図（ａ）に示す一般的なメモリ
構成の場合、データ線はｙ方向で示す一方向のみである
。第８図（ｂ）に示す従来のメモリへのワード配置の場
合、例えば、０ワード目は同図（ｂ）中、　（０，Ｏ）
、　（１，ｏ）、（２，Ｏ）、　（３，Ｏ）であシ、１
ワード目は同図（ｂ）中、（０，１）、（１，１）、（
２，１）、（３，１）となる。この場合におけるワード
における下２桁についてのクリア処理を考えると、第８
図（ｂ）の場合のようにθ〜３ワード分ある場合には、
１回目として（０，０）、（１，０）、（２，０）、（
３，Ｏ）を、２回目として（０，１）、（１，，１）、
（２，１）、（３，１）を、３回目として（０，２）、
（１，２）、（２，２）、（３，２）を、４回目として
（０，３）、（１，：３）、（２，３）、（３，３）を
それぞれ読み出すことになり、計４回の読み出し、クリ
ア処理となり、メモリへのアクセスが多い。但し、１回
分の読み出しとして例えば、　（２，０）、（３，０）
としても同様に４回のアクセスとなる。

以上のように処理時間が余計にかかるという欠点があっ
た。

本発明の目的は、クリア処理を高速に実行することがで
きる配線経路探索方法及びその装置を提供することにあ
る。

〔問題点を解決するための手段〕

本発明によれば、回路配線経路を求める探索方式の一つ
であるメイズ法において、ワードアドレス、ビットプレ
ーンアドレスの２つのアドレス形式でアクセスされ、配
線の始点、終点を示すピンペアの情報、およびビア、配
線禁止、配線経路、始点からの距離を表わすラベルを示
す情報等のマツプの情報を、ワードアドレスのマツプと
して貯える手段と、４方向に対する現在のウェーブフロ
ントワードアドレスから次のウェーブフロントワードア
ドレスを求める手段と、前記ワードアドレスで指定され
るセルを参照し拡散処理を行いラベル付けする手段と、
付けられたラベルを逆にトレースし配線経路を求めるパ
ックトレース処理を行う手段と、次のピンペア処理のた
めにマツプのビットプレーンアドレスを生成しビットプ
レーン毎にクリアを行う手段とを備える配線探索方法が
得られる。

本発明の方法は、ビットプレーンアクセスにより、必要
なビットのみに対し選択的にクリア処理を施すことで構
成される。

〔実施例１〕 次に本発明について図面を参照して説明する。

第１図は本発明の原理を示す説明図である。１ワード中
に第５図に示すようなビアを示すフィールド、配線禁止
を示すフィールド、配置ｍ経路に関するフィールド、ラ
ベルに関するフィールドが貯えられているが、このうち
最初に与えられているのけビアと配線禁止に関するフィ
ールドであシ、これらは拡散処理を行っている間、値が
変化しない。

従ってクリアの対象となるのは配線経路に関するフィー
ルドとラベルに関するフィールドである。

これらは第１図に示すようにワードアドレス、ビットプ
レーンアドレスの２つのアドレス形式でアクセスされ、
拡散の処理の最中にはワードアドレスでアクセスされ、
クリアの時にはビットプレーンアドレスでアクセスされ
る。具体的に述べると、ワードアドレスによるアクセス
は、１回目が（０゜Ｏ）、（１，０）、（２，０）、（
３，Ｏ）であシ、２回目が（３，１）、（０，１）、（
１，１）、（２，１）であり３回目は（２，２）、（３
，２）、（０，２）、（１，２）であシ、４回目は（１
，３）、（２，３）、（３，３）、（０，３）のように
ワード単位で読み出し、書き込み処理される。

また、ビットプレーンアドレスによるクリアについての
アクセスは、１ワードの下２桁目である（２．　Ｏ）、
（３，０）、（２，１）、（３，１）、（２，２）、（
３，２）、（２，３）、（３，３）をクリアすることを
考えると、１回目のクリアは（２，Ｏ）、（２，１）、
（２，２）、（２，３）についてクリアし、２回目は（
３，，０）、（３，１）、（３，２）、（３，３）につ
いてクリアすることになシ、同一データ線に対する複数
のセルへのアクセスを発生することなくクリア処理がで
き、しかも処理回数は全ワードの対するものの半分の処
理回数で完了する。

なお、第１図に示す４ワード目から１５ワード目のよう
にデータ量に応じてメ％　ＩＪ構成を拡大すれば良いこ
とはいうまでもない。

以下では、第７図を参照し、全体の処理の流れを説明す
る。まず、ワードアドレス、ビットプレーンアドレスの
２つのアドレス形式でアクセスされ、配線の始点、終点
を示すピンペアの情報、とア、配線禁止、配線経路、始
点からの距離を表わすラベルを示す情報等のマツプの情
報及びウェーブフロントワードアドレスをイメージメモ
リに貯えておく。次に、配線の始点終点の情報からイメ
ージメモリのマツプのワードアドレスを生成するビンペ
アワードアドレス処理を行い（第７図！ｏ１）、マツプ
のワードアドレスをもとに東西南北４近傍の拡散におけ
る波の進行を示すそれぞれのステップでの波頭としての
ウェーブフロントのウェーブフロントワードアドレス（
ｘ　、　ｙ）を生成し、イメージメモリのマツプ情報を
参照、更新する拡散処理を行う（１０２）。拡散処理部
での１ピンペア処理終了後、マツプに付与されたラベル
を参照して最短経路を求め、パックトレースを行う（１
０３）。

パックトレース終了後、次のビンペア処理に備えてマツ
プ情報の一部である配線経路やラベルをビットプレーン
アドレス形式を用い、ビットプレーン単位で初期状態に
戻すクリア処理を行う（１０４）。

以上の処理を、予め用意されたピンペアについて全て完
了するまで繰シ返す（１０５）。

〔実施例２〕 Ｍ６図は本発明の１実施例を示す配線経路探索装置のブ
ロック図である。図において、６１はメモ１ハ　６２は
インタフェース回路、６３はマイクロプロセッサ、６４
〜６７はデータフローパイプラインプロセッサである。

６４〜６７は例えば、ＮＥＣ製イメージ処理プロセッサ
μＰＤ７２８１であシ、リング状のパイプラインパスに
よシ複数のプロセッサを縦続接続した構成をとっている
。

各プロセッサ間のデータの授受は非同期ハンドシェーク
信号によシ行われ、このとき受は渡されるデータは、デ
ータの行き先プロセッサ番号を示すフィールド、機能識
別フィールド、制御フィールド、データ値フィールドか
ら構成される。各プロセッサは各々自分固有のプロセッ
サ番号を予め設定されておシ、その番号と入力データの
持つ行き先プロセッサ番号とが一致した場曾にそのデー
タをプロセッサ内部に取シ込み、機能識別フィールドに
応じた処理を施し、新しく行き先プロセッサ番号を付け
かえて外部へ送シ出す。該プロセッサの詳細は、特開昭
５８−７０３６０号公報に記載されている。

インタフェース回路６２はプロセッサ６７からの入力デ
ータの中行き先のプロセッサ番号を参照し、データの行
き先をメモリ６１．プロセッサ６４〜６７、マイクロプ
ロセッサ６３へ振シ分けるスイッチとして機能する。イ
ンタフェース回路６２からメモリ６１へは、データ識別
番号、メモリアドレス値、データ値、制御信号が出力さ
れ、逆にメモリ６１からインタフェース回路６２へは読
みだしデータ、制御信号が返される。マイクロプロセッ
サ６３はプロセッサ６４〜６７、メモリ６１、インタフ
ェース回路６２の初期設定、実行制御を行う。マイクロ
プロセッサ６３としては一例として市販の汎用プロセッ
サを用いる。第６図の構成においてマイクロプロセッサ
６３から初期設定を行った後、プロセッサ６４〜６７に
起動をかけると処理が開始され、メモリ６１の内容が更
新される。処理が終了すると終了通知をプロセッサ６４
〜６７からマイクロプロセッサ６３に発行する。

第６図において、プロセッサ６４は、ビンペアのアドレ
ス計算を行い、イメージメモリ６１のマツプ上に始点及
び終点のマークを付ける。始点のアドレスは次の拡散処
理プロセッサ６５に受は渡され、プロセッサ６５は始点
のアドレス値から、東西南北に対応する、４隣接のマツ
プアドレスを求め、配線が可能かどうかのチェック−を
行い、可能であれば、マツプ上に経路情報と、ラベルを
書き込み、次のウェーブフロントアドレスをイメージメ
モリ６１に書き込む。１ピンペアの処理が終了すると、
次のパックとレースプロセッサ６６に起動をかける。プ
ロセッサ６６は、マツプ上の、ラベルを、終点から逆に
番号の若い方に辿シ、始点までの最短パスを決定する。

プロセッサ６７は、プロセッサ６６での処理が終了する
と、マツプ上の領域内の経路情報や、ラベル等を消去し
、次のピンペアの処理の準備をする。以上の処理は、全
てのピンペアに付いて繰シ成因である。ここでは簡単の
ため、１ワード＝４ビツトの場合を示す。なおｌワード
＝１６ビツトのメモリを用い１６ワードが同時にアクセ
スできる構成としてもよい。図において、Ｘ方向をビッ
トプレーンアドレス、Ｘ方向をワードアドレスとする。

矩形は１ピツトのメモリセルを示している。

各セルは全て相異なるアドレス線が用いられる。

Ｘ方向のデータ線は共通である６ｙワード目のＸ番目の
ビット情報は、物理的には次の式で与えられるｙ′ワー
ド目のＸ′番目のメモリセルに貯えられる。

ｘ’＝　（ｘ　＋　ｙ　）　ｍｏｄｕｌｏ　　４ｙ””
ｙ 第２図は、イメージメモリのアクセス回路である。図に
おいて２１はアドレスデコーダ、２２はイメージメモ１
ハ　２３．２４はそれぞれとットローデータである。イ
メージメモリ２２の中に位置するメモリセルの物理的な
位置関係は第８図の（Ｃ）に示すようになっておシ１例
えば、ワード方向にアクセスするときは、第０７−ド目
のデータ（Ｏ９０）、（１，ｏ）、（２，０）、（３，
０）メモリセルがイネーブルとなる。

アドレスデコーダ２１は、ワードアドレス或はビットプ
レーンアドレス等のアドレス信号２０１、及び、アドレ
ス信号２０１がワードアドレスであるか否かを表すモー
ド信号２０２を入力し、イメージメモリ２２に含まれる
各メモリセルのアクセスイネーブル信号２０３を出力す
る。モード信号２０２はワードアクセスのとき′Ｏ”、
ビットプレーンアクセスのとき＠１”である。ワードア
クセスの時には、入力されたワードアドレスｙがそのま
まバイナリデコードされ、アクセスイネーブル信号２０
３となる。ビットプレーンアクセスの時には、入力され
たビットプレーンアドレスＸはｘ’＝　（ｘ　十ｙ　）
　ｍｏｄｕＪｏ　４　、　’／’＝　Ｙに変換されてか
らバイナリデコードされ、アクセスイネーブル信号２０
３となる。

ビットローデータ２３．２４は、入力データ値２０４と
書き込みデータ値２０５、読みだしデータ値２０６と出
力データ値との間で、ビットローテーションを行い、イ
メージメモリ２２外部の１ワードデータ内のビット配列
順と、イメージメモリ２２内部のビット配列順との相互
変換を行う。

例えばワードアクセスのとき、２ワード目のデータは、
イメージメモリ２２外部では０，１，２．３ビツト順で
るるが、イメージメモリ２２内部では、３．０，１．２
ビツト順である。従って、書き込み時には、右へ１ビツ
トローテーシヨン、読みだし時には逆に左へ１ピツトロ
ーテーシヨンする。

ビットローデータは、例えば、４ビツトの場合には、シ
フト量に応じて変換されるもので第９図（ａ）〜（ｄ）
に示すように２段のオメガネットワークを用いて実現で
きる。なお、図中、記号１０で示す回路は２つの入力を
そのまま通過、あるいは、交換して出力する回路である
。

〔発明の効果〕

以上述べたとおり、本発明には、配線経路探索の中でメ
モリネックとなシ易く、時間のかかる処理において、ワ
ードアドレス、ビットプレーンアドレスの２つのアドレ
ス形式でアクセスされるメモリ構成によシ必要なビット
フィールドのみを選択的にクリアすることができ、１ワ
ードのビット構成がＮビットで、内クリアするビットが
Ｍビットであれば、メモリへのアクセス回数はＭ／Ｎに
減らすことができる。例えば、前述した実施例の場合、
Ｎ＝４ビット、Ｍ＝２ビットであるから、アクセス回数
は半分となる。このように、パイプラインプロセッサか
らなる処理装置によシ、処理速度を向上することができ
その効果多大なものがある。

【図面の簡単な説明】

第１図は本発明の詳細な説明する説明図、第２図はイメ
ージメモリを含むアクセスメモリ回路のブロック図、第
３図は従来の方法の説明図、第４図はクリア処理の施さ
れる領域を示した図、第５図はイメージメモリに格納さ
れているマツプ情報のフォーマットを示す図。第６図は
本発明の装置の一例を示す構成図、第７図は本発明の処
理手順を示すフローチャート、第８図（ａ）、（ｂ）、
（Ｃ）はイメージメモリへのデータ格納方法の説明図、
第９図（ａ）、（ｂ）、（Ｃ）、（ｄ）はビットローデ
ータのブロック図である。 ２１・・・・・・アドレスデコーダ、２２・曲・イメー
ジメモＩＪ、２３．２４・・・・・・ビットローデータ
、６１・・・・・・イメージメモ１ハ　６２・・・・・
・インタフェース回路、６３・・・・・・マイクロプロ
セッサ、６４−６７・・・・・・データフロープロセッ
サ。 代理人　弁理士　　内　原　　　晋゛・１１．。 −、，１ノ 躬３図 筋汐図 第６図 躬７図 ￥８反

Claims (1)

1. 【特許請求の範囲】 １）回路配線経路を求める探索方式の一つであるメイズ
   法において、ワードアドレス、ビットプレーンアドレス
   の２つのアドレス形式でアクセスされ、配線の始点、終
   点を示すピンペアの情報およびビア、配線禁止、配線経
   路、始点からの距離を表わすラベルを示す情報等のマッ
   プの情報を、ワードアドレスのマップとして貯える手段
   と、４方向に対する現在のウェーブフロントワードアド
   レスから次のウェーブフロントワードアドレスを求める
   手段と、前記ワードアドレスで指定されるセルを参照し
   拡散処理を行いラベル付けする手段と、付けられたラベ
   ルを逆にトレースし配線経路を求めるバックトレース処
   理を行う手段と、次のピンペア処理のためにマップのビ
   ットプレーンアドレスを生成しビットプレーン毎にクリ
   アを行う手段とを備えることを特徴とする配線探索方法
   。 ２）ワードアドレス、ビットプレーンアドレスの２つの
   アドレス形式でアクセスされ、配線の始点、終点を示す
   ピンペアの情報、およびビア、配線禁止、配線経路、始
   点からの距離を表わすラベルを示す情報等のマップの情
   報をワードアドレスのマップとして貯えておくイメージ
   メモリと、前記ピンペアの情報から該イメージメモリの
   マップの実ワードアドレスを生成するピンペアワードア
   ドレス処理部と、該ピンペアワードアドレス処理部から
   与えられるマップの実ワードアドレスをもとに東西南北
   ４近傍のウェーブフロントワードアドレスを生成し、該
   イメージメモリのマップ情報を参照、更新する拡散処理
   部での１ピンペア処理終了後、マップに付与されたラベ
   ルを参照して最短経路を求めるパックトレース処理部と
   、該バックトレース終了後、次のピンペア処理に備えて
   マップ情報の一部である配線情報やラベルをビットプレ
   ーンアドレスでアクセスし、ビットプレーン単位で初期
   状態に戻すクリア処理部と、全体の制御を行うマイクロ
   プロセッサと該イメージメモリ、該処理部、該マイクロ
   プロセッサ等の間のデータ転送を制御するインタフェー
   ス回路とから構成される事を特徴とする配線経路探索装
   置。