JPS63151222A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPS63151222A JPS63151222A JP29943286A JP29943286A JPS63151222A JP S63151222 A JPS63151222 A JP S63151222A JP 29943286 A JP29943286 A JP 29943286A JP 29943286 A JP29943286 A JP 29943286A JP S63151222 A JPS63151222 A JP S63151222A
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- Japan
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- current
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- output terminal
- glitch
- cyclicly
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 238000003491 array Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
２７・−２
本発明はデジタル値をアナログ値に変換するＤ／Ａ変換
器に関するものである。
器に関するものである。
従来の技術
従来のＤ／Ａ変換器は第３図に示すように、データ入力
部１で与えられたデジタルデータに対応して、定電流源
列２の電流経路を、電流スイッチ列３によりラダー抵抗
５の各ノードと電源回路等その他に切り換えることによ
り、ラダー抵抗の出力端１３にアナログ出力を発生させ
ている。第３図において４は電流スイッチ列のしきい値
電圧、９は動作電源である。出力端１３は外部インピー
ダンスが高いときは電圧出力、外部インピーダンスが低
いときは電流出力と見なせる。
部１で与えられたデジタルデータに対応して、定電流源
列２の電流経路を、電流スイッチ列３によりラダー抵抗
５の各ノードと電源回路等その他に切り換えることによ
り、ラダー抵抗の出力端１３にアナログ出力を発生させ
ている。第３図において４は電流スイッチ列のしきい値
電圧、９は動作電源である。出力端１３は外部インピー
ダンスが高いときは電圧出力、外部インピーダンスが低
いときは電流出力と見なせる。
発明が解決しようとする問題点
このような従来の回路では次のような問題を有する。第
１に電流スイッチ列３の切換速度、及び出力端の応答時
定数に依存しているため、高速化ができないこと、第２
に高速変換時にグリッチが発生し、高速動作の防げにな
っていることである。
１に電流スイッチ列３の切換速度、及び出力端の応答時
定数に依存しているため、高速化ができないこと、第２
に高速変換時にグリッチが発生し、高速動作の防げにな
っていることである。
本発明はかかる点に鑑みてなされたもので、グリッチを
除去し、変換速度の高速化を図ったＤ／Ａ変換器を提供
することを目的としている。
除去し、変換速度の高速化を図ったＤ／Ａ変換器を提供
することを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、巡回して入力され
る複数の入力データ列及びこの入力データ列に対応する
電流値に変換するデジタル・アナログ変換手段を有し、
この変換手段により発生した複数の出力電流を電流スイ
ッチにより巡回的に切換えて出力端にＤ／Ａ変換出力を
発生させるものである。
る複数の入力データ列及びこの入力データ列に対応する
電流値に変換するデジタル・アナログ変換手段を有し、
この変換手段により発生した複数の出力電流を電流スイ
ッチにより巡回的に切換えて出力端にＤ／Ａ変換出力を
発生させるものである。
作用
本発明は上記した構成により、セットリング特性上、デ
ジタル・アナログ変換手段のスイッチング速度よりも、
電流スイッチのスイッチング速度を速くでき、高速化が
図れる他、デジタル・アナログ変換手段において発生す
る、グリッチを含まないタイミングで発生電流を負荷端
に発生できることから、グリッチの発生がない。
ジタル・アナログ変換手段のスイッチング速度よりも、
電流スイッチのスイッチング速度を速くでき、高速化が
図れる他、デジタル・アナログ変換手段において発生す
る、グリッチを含まないタイミングで発生電流を負荷端
に発生できることから、グリッチの発生がない。
実施例
第１図は本発明のＤ／Ａ変換器の一実施例を示すブロッ
ク図である。第１図において、１人。
ク図である。第１図において、１人。
１Ｂは夫々データ入力端であり、データは各データ入力
端に巡回的に入力される。２Ａ、２Ｂは夫夫電流源列で
ある。データ入力端の入力データにより電流スイッチ列
３Ａ 、３Ｂがスイッチングされ、電流源列２Ａ 、２
Ｂの電流をラダー抵抗列５Ａ、５Ｂに伝える。この電流
はバイアス電源８によりベース電位を与えられ、バイア
ス電流７Ａ。
端に巡回的に入力される。２Ａ、２Ｂは夫夫電流源列で
ある。データ入力端の入力データにより電流スイッチ列
３Ａ 、３Ｂがスイッチングされ、電流源列２Ａ 、２
Ｂの電流をラダー抵抗列５Ａ、５Ｂに伝える。この電流
はバイアス電源８によりベース電位を与えられ、バイア
ス電流７Ａ。
７Ｂによりバイアスされたベース接地トランジスタ６Ａ
、８Ｂに分流する。さらにクロックパルス１１により
動作するクロックドライバー１２により交互に切換えら
れる電流スイッチ１０Ａ、ＩＱ１３によりＡブロックの
電流及びＢブロックの電流は交互に出力端１３に出力さ
れる。４，９．１４は夫々この回路を動作させるために
必要な電圧源である。
、８Ｂに分流する。さらにクロックパルス１１により
動作するクロックドライバー１２により交互に切換えら
れる電流スイッチ１０Ａ、ＩＱ１３によりＡブロックの
電流及びＢブロックの電流は交互に出力端１３に出力さ
れる。４，９．１４は夫々この回路を動作させるために
必要な電圧源である。
次に動作タイミングの説明を行う。第２図は各部のタイ
ミングチャートである。Ａブロック及びＢブロックの入
力データはクロックに同期して巡回的に交互に入力され
る。それゆえＡ入力データは奇数、Ｂ入力データは偶数
番目のデータに対応する。
ミングチャートである。Ａブロック及びＢブロックの入
力データはクロックに同期して巡回的に交互に入力され
る。それゆえＡ入力データは奇数、Ｂ入力データは偶数
番目のデータに対応する。
この入力データに応じて電流スイッチ列３Ａ。
３Ｂが動作し、ラダー抵抗列５Ａ 、 ５Ｂにおける各
ノードに電流を流すので、ベース接地のトランジスタ６
Ａ、６Ｂを流れる変換型流人及び変換電流Ｂは第２図に
示したように夫々の入力データに対応した値を取る。
ノードに電流を流すので、ベース接地のトランジスタ６
Ａ、６Ｂを流れる変換型流人及び変換電流Ｂは第２図に
示したように夫々の入力データに対応した値を取る。
このとき、入力デ〜りが切り換わる時点で過渡的にグリ
ッチを発生する、これは例えば入力データが「６３」か
ら「６４」に変わるときに、７ビツト構成のＤ／Ａ変換
器ではデータを２進数で表わして「０１１１１１１」か
ら「１０ｏＯｏ○○」に変わるときに過渡的に１１１１
１１１１」つまり［１２７Ｊの値を取る場合が発生する
ことや「ｏｏ○○０００」つまりｒＯＪＯ値を発生する
ことによりグリッチが発生することになる。
ッチを発生する、これは例えば入力データが「６３」か
ら「６４」に変わるときに、７ビツト構成のＤ／Ａ変換
器ではデータを２進数で表わして「０１１１１１１」か
ら「１０ｏＯｏ○○」に変わるときに過渡的に１１１１
１１１１」つまり［１２７Ｊの値を取る場合が発生する
ことや「ｏｏ○○０００」つまりｒＯＪＯ値を発生する
ことによりグリッチが発生することになる。
従来のＤ／Ａ変換器ではこの変換電流をそのまま出力し
ていたのでグリッチの発生は防ぐことができなかったが
、本Ｄ／Ａ変換器はさらに、この夫々の変換電流をクロ
ックに同期して動作する電流スイッチで交互に切換えて
出力端に発生させている。
ていたのでグリッチの発生は防ぐことができなかったが
、本Ｄ／Ａ変換器はさらに、この夫々の変換電流をクロ
ックに同期して動作する電流スイッチで交互に切換えて
出力端に発生させている。
この切換え動作は夫々の変換電流のグリッチを含１ない
時間域において行うことが可能で、タイミングを選べば
出力端に全くグリッチを発生しないようにできる。別の
見方をすれば、夫々の変換電流のグリッチを含む時間域
においては電流スイッチ１０Ａ、１０Ｂに」；リグリッ
チを含む電流は電源電流として流れ、出力端に流れない
ようになっている。さらに通常のＤ／Ａ変換器では電流
スイッチ列３Ａ、３Ｂが複数の電流スイッチ列から構成
されており、そのセントリング時間のために速度が上ら
ないのに対し、本発明によれば基本的に電流スイッチ１
０Ａ、１０Ｂの速度で変換速度が決定され、これは電流
スイッチ列３Ａ、３Ｂに比べ電流スイッチが少ない数で
あるのでよシ高速化が可能である。
時間域において行うことが可能で、タイミングを選べば
出力端に全くグリッチを発生しないようにできる。別の
見方をすれば、夫々の変換電流のグリッチを含む時間域
においては電流スイッチ１０Ａ、１０Ｂに」；リグリッ
チを含む電流は電源電流として流れ、出力端に流れない
ようになっている。さらに通常のＤ／Ａ変換器では電流
スイッチ列３Ａ、３Ｂが複数の電流スイッチ列から構成
されており、そのセントリング時間のために速度が上ら
ないのに対し、本発明によれば基本的に電流スイッチ１
０Ａ、１０Ｂの速度で変換速度が決定され、これは電流
スイッチ列３Ａ、３Ｂに比べ電流スイッチが少ない数で
あるのでよシ高速化が可能である。
ところでトランジスタ６Ａ、６Ｂ、バイアス電流７Ａ
、７Ｂは本発明のＤ／Ａ変換器の直線性をγ 。
、７Ｂは本発明のＤ／Ａ変換器の直線性をγ 。
向上させるために設けておりバイアス電圧８を調整する
ことにより、より高精度の動作域で動作させ得るが、低
分解能のＤ／Ａ変換器では必ずしも必要でない。
ことにより、より高精度の動作域で動作させ得るが、低
分解能のＤ／Ａ変換器では必ずしも必要でない。
また本実施例においては同一電流源に対し、負荷をラダ
ー抵抗で構成したもので説明したが、重み付定流源を用
いたものでも同様に構成できるのは言うまでも々い。さ
らに、２つのデータ入力端を有するＤ／Ａ変換器の構成
について説明したが、２つ以上であれば良く、さらに数
の多いデータ入力端を有する構成も可能である。
ー抵抗で構成したもので説明したが、重み付定流源を用
いたものでも同様に構成できるのは言うまでも々い。さ
らに、２つのデータ入力端を有するＤ／Ａ変換器の構成
について説明したが、２つ以上であれば良く、さらに数
の多いデータ入力端を有する構成も可能である。
発明の効果
以上述べてきたように、本発明によれば、簡易な回路構
成で、グリッチの発生しない、より高速なり／Ａ変換器
が実現でき、産業上きわめて有用である。
成で、グリッチの発生しない、より高速なり／Ａ変換器
が実現でき、産業上きわめて有用である。
第１図は本発明の一実施例におけるＤ／Ａ変換器を示す
ブロック図、第２図は実施例の動作タイミングを示すタ
イミングチャート、第３図は従来のＤ／Ａ変換器を示す
ブロック図である。 ３Ａ、３Ｂ・・・・・・電流スイッチ列、５Ａ、５Ｂ・
・・・・・ラダー抵抗列、１０Ａ 、 １ ｏＢ・・・
・・・電流スイッチ、１１・・・・・・クロックパルス
、１３・・・・・・出力端。
ブロック図、第２図は実施例の動作タイミングを示すタ
イミングチャート、第３図は従来のＤ／Ａ変換器を示す
ブロック図である。 ３Ａ、３Ｂ・・・・・・電流スイッチ列、５Ａ、５Ｂ・
・・・・・ラダー抵抗列、１０Ａ 、 １ ｏＢ・・・
・・・電流スイッチ、１１・・・・・・クロックパルス
、１３・・・・・・出力端。
Claims (2)
- （１）巡回して入力される複数の入力データ列と、前記
複数の入力データ列に対応する電流値に変換する複数の
デジタル・アナログ変換手段と、前記複数のデジタル・
アナログ変換手段により発生した複数の出力電流を巡回
的に選択して出力端に発生させるスイッチ手段とを有し
てなるＤ／Ａ変換器。 - （２）デジタル・アナログ変換手段は、各ビット毎の電
流源と、ラダー状に接続された抵抗列の各ノードに入力
データ列に対応して前記電流源の電流を供給する電流ス
イッチと、前記ラダー状に接続された抵抗列の電流出力
端にエミッタを接続したトランジスタから成る特許請求
の範囲第１項記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29943286A JPS63151222A (ja) | 1986-12-16 | 1986-12-16 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29943286A JPS63151222A (ja) | 1986-12-16 | 1986-12-16 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63151222A true JPS63151222A (ja) | 1988-06-23 |
Family
ID=17872496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29943286A Pending JPS63151222A (ja) | 1986-12-16 | 1986-12-16 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63151222A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111416A (ja) * | 1982-12-17 | 1984-06-27 | Fujitsu Ltd | 高精度デジタル・アナログ変換器 |
| JPS6045534B2 (ja) * | 1982-09-30 | 1985-10-09 | 昭之 住友 | 歯科補綴物の製造装置 |
-
1986
- 1986-12-16 JP JP29943286A patent/JPS63151222A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045534B2 (ja) * | 1982-09-30 | 1985-10-09 | 昭之 住友 | 歯科補綴物の製造装置 |
| JPS59111416A (ja) * | 1982-12-17 | 1984-06-27 | Fujitsu Ltd | 高精度デジタル・アナログ変換器 |
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