JPS63143661A

JPS63143661A - マルチプロセツサシステムにおけるデ−タ転送制御方式

Info

Publication number: JPS63143661A
Application number: JP29005386A
Authority: JP
Inventors: Morio Ikesaka; 守夫池坂; Koichi Inoue; 宏一井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-12-05
Filing date: 1986-12-05
Publication date: 1988-06-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は多数の単位プロセッサをデータ通路を介して格
子状に相互接続することにより構成したマルチプロセッ
サシステムにおける、単位プロセッサ相互間のデータパ
ケットの転送制御方式に関する。マルチプロセッサシス
テムを構成する複数の単位プロセッサが、パケット形式
に編成したデータを相互に転送しながら処理を実行する
に当たり、各単位プロセッサが有する、入出力データパ
ケットを一時蓄積するバッファ記憶装置の容量の不足に
より相互の転送能力の低下、転送の停止状態等の発生を
防止する有効な手段として、新規な転送制御方式を提示
するものである。

〔産業上の利用分野〕

小型のプロセッサを単位プロセッサとして多数使用し、
これ等を入出力端子を介して相互に接続し、全体が格子
状に構成されたマルチプロセッサシステムは、グラフィ
ック処理、マトリクスデータ処理等の用途に使用されて
いる。このようなシステムでは、各単位プロセッサには
各々部分データ処理、例えば一枚のグラフインク画面を
格子状に細かく分割して各単位プロセッサに割り当て、
図形の移動、拡大縮小等の処理を格子の部分画面毎に分
挺し、外部或いは他の単位プロセッサと′の間にデータ
を転送しながらデータ処理を分散して並列に実行するこ
とにより、このようなデータ処理において全体としての
処理能力を大きく向上することが出来る。

〔従来の技術〕

前記のようなマルチプロセッサシステムは、通常第２図
のように多数の単位プロセッサ（以下ＵＰと略す）１が
各々の入出力端子間をデータ中継記憶装置（以下ＤＢと
略す）２を介して接続され、相互間にデータを転送する
ように構成されている。

ここでＤＢ２はデータ処理に本質的な意味は持たないが
、独立に動作している各ＵＰ相互を結合する時、各独立
に動作しているＵＰの間に交換される情報、制御信号の
同期用、或いは短時間の待ち合わせの用途に必要なもの
である。第４図に従来技術によるＵＰの構成の一例を示
す。ＵＰは通常マイクロプロセッサ等を使用した小型プ
ロセッサで、プロパケットを複数個蓄積する入出力バッ
ファ碩域４Ｗにより構成される記憶装置（以下耶と略す
）４３、プログラム制御によりデータ処理を実行する処
理装置（以下ｃｐと略す）４４、転送制御回路（以下Ｔ
Ｃと略す）４５より構成される。

４個の入出力端子■〜■を持つＴＣ４５はＣＰ４４の指
令により、入出力端子よりＩ）Ｂを経由して他のＵＰと
の間のデータパケットの転送を制御する。

第５図はｌｌＢ２の構成の一例で、一定長（ここではデ
ータパケットの長さ、例えば２５０バイト）のバッファ
記憶部５１．２個の入出力端子■、■よりの入出力情報
と、バッファ記憶部５１との間のデータの入出力を制御
するＦＩＦＯ制御部５２より構成され、入出力端子■、
■を通って入出力するデータをバッファ記憶部５１との
間で先入れ、先出し方式により書込み、読出しの制御を
行う。第２図に示されるように、ＵＰ〜ＤＢの結合は、
ＵＰＩの入出力端子とＤＢ２の入出力端子を１対１に接
続してデータ通路を形成することにより行われる。この
データ通路は双方向転送であっても良く、また直列、並
列転送のいずれでも良い。

データの転送は以下のように行われる。成るＵＰが他の
ＵＰに対してデータを転送するには、データを一定バイ
ト長、例えば２５０バイト毎に纏めて第３図のようなデ
ータパケットを編成する。データパケットの先頭の数〜
十数バイトは指定部で、行き先のＵＰの番号、送り出し
元のＵＰの番号、その他データの内容を識別する指標等
が記入されている。指定部に続くデータ部は転送して処
理すべきデータが記入しである。また、このようなシス
テムの構成では通常のデータ回線を通る場合のようなエ
ラーの発生等は考えられないため、通常ブロックチェッ
クは行わない。

このように編成され、出力されるのを待っているデータ
パケット、及び他のＩＩＰより、以下に説明する手順に
よって入力して来るデータパケットはＭＳ４３内の入出
力バッファ部４７に蓄積される。

データパケットの送出は以下のような手順による。ＣＰ
４４はＴＣ４５の４組のＩ１０回路４９中、送出を希望
する方向のＩ１０回路４９が空きであることを確認し、
ＭＳ４３の入出力バッファ部４７に蓄積されている送出
を待っているデータパケットをＩ１０回路４９に移動し
、入出力制御回路４８に送出指令を与え、以後の転送制
御は入出力制御回路４８が実行する。

先ずＤＢ　−ＵＰ間に、通常の応答確認方式による接続
手順を実行し、ＤＢがデータパケットの受取可能な状態
であればＩ１０回路４９内のデータパケットはＤＢに送
出される。データパケットを受は取ったＤＢは、入力し
たデータパケットをＦＩＦＯ制御部５ｒの制御により、
バッファ記憶部５１にＦＩＦＯ方式で蓄積する。１パケ
ツトのデータパケットを受取り終わると、ＤＢは受信側
と反対側のＵＰに対して同様にデータパケットの受入が
可能なことを応答確認方式により確かめ、送り先のＵＰ
が入力可能であれば蓄積したデータパケットを送出する
。

データパケットの受信はＤＢよりの転送要求によって開
始する。転送要求を受信したＩ１０回路４９が受入可能
な状態であれば入出力制御回路４８に受信開始を通知し
、データパケットを受信する。受信が終了するとＩ１０
回路４９は入出力制御回路４８を経由して処理装置４４
に終了の通知を出し、処理装置４４がＩ１０回路４９内
のデータパケットをＭＳ４３の入出力バソファ部４７に
移動して受信を終了する。

１１Ｐは受信したデータパケットの指定部の内容を調べ
、自己宛であるかどうかを判定し、自己宛でない時は宛
先のＵＰの番号を分析し、上記同様な手順で最も目的に
近い方向のＤＢに向けて出力する。

この場合、選定した方向のＤＢがデータパケットの受入
が不可能な状態、即ちバッファ記憶部５１の内容が未だ
出力されないで残っているような状態では、隣接する方
向のＤＢへ出力を試みる。これは通信における迂回中継
に類似する。

自己宛のデータパケットであれば指定部に記入されてい
る指定の内容に従って処理を実行する。

通常このような転送は略同時に発生するようにプログラ
ムが計画される。これはこのようなマルチプロセッサの
目的が処理を分散することにあるため、通常、システム
を構成するＵＰが略均等の負荷になるように計画される
ためである。

〔発明が解決しようとする問題点〕

このようなシステムにおいて各ＵＰの持つＭＳ４３の記
憶容量が充分大きい場合は問題ないが、寸法、電力消費
等の制限から記憶容量には制限が有り、且つデータパケ
ットの転送が特定のＵＰに集中したり、ＵＰが以前に受
は取ったデータパケットの処理時間が長くかかるような
場合、ＵＰ内のＭＳ４３の入出ットの受入が不可能にな
り、ＤＢにパケットが停滞し、そのＤＢにデータを送出
すべきＬＩＰもデータの送出が出来なくなってパケット
が停滞し、以下法々に停滞が波及し、全体のデータ転送
が停止するに至る事態までに発展することがある。本発
明はこのような問題点をハードウェアの大幅な増加を伴
うことなく解決する手段を提供するものである。

〔問題点を解決するための手段〕

第１図Ａ、Ｂ、は本発明によるＵＰｌの構成である。

ＵＰＩは、データ処理、転送指令発行、ＭＳ３とＴｅ３
内の入出力バッファ１２の間のデータパケットの移動等
を実行し、制御の中心をなすＣＦ２、主記憶装置である
ＭＳ３、データパケットの送出、受信の制御を実行する
Ｔｅ３より構成される。

Ｔｅ３は以下の３回路により構成される。

Ｉ１０回路１３は、データパケット１個を蓄積し、入出
力端子■〜■に入出力するデータの直列〜並列変換を行
う。

入出力バッファ１２は、複数のＩ１０回路１３に入出力
するデータパケットを蓄積する記憶ブロック、複数個よ
りなるバッファ記憶装置である。

入出力制御回路１１は、入出力バッファ１２とＩ１０回
路１３０間のデータパケットの移動、及びＩ１０回路１
３を経由してデータ転送に際しての応答確認、接続、切
断等の制御を行う。また入出力バッファ１２内の、未使
用の記憶ブロックの数をカウントする計数手段１６、こ
れから送出すべきデータパケットを蓄積している記憶ブ
ロック数をカウントする計数手段１７を設けである。

計数手段１７は入出力端子■〜■に対応して４組のカウ
ンタを含む。

特許請求範囲（１）の原理図である第１図Ａにおいては
、前記手段に加えて、２個の計数手段の計数値の比と比
較される数値がＣＦ２よ゛り設定されるブロック数比限
界レジスタ１８を設けである。

特許請求範囲（２）の原理図である第１図Ｂにおいては
、前記手段に加えて、２個の計数手段の計数値の差と比
較される数値がＣＦ２より設定されるブロック残存限界
数レジスタ１９を設けである。

〔作用〕

本発明は、各ＵＰ内のＴｅ３の、入出力バッファ１２内
の記憶ブロックに蓄積されている、送出を待っているデ
ータパケットの数を、送出されるべき入出力端子■〜■
の各々についてカウントする計数手段１７と、未使用の
空き記憶ブロックの数をカウントする計数手段１６を設
け、またＣＦ２により設定される、ブロック数比限界レ
ジスタ１８、またはブロック残存限界数レジスタ１９を
置き、これをＣＰ４と入出力制御回路１１が常時監視し
、入出力バッファの使用率が太き（なった場合、データ
パケットの送出を制限するようにしたことにより、過度
のデータ送出を防止することが出来る。

〔実施例〕

第２図に示すようなマルチプロセッサシステムを高能率
に運用するには、前述のように方式の如何に関わらず構
成する各ＬＩＰのプログラム負荷を平均にしなくてはな
らない。各ＵＰの処理速度は略同−であるため何れか一
個のＵＰに負荷が集中するとそこが隘路になって全体の
処理能力が落゛ちてしまう。このため、一般にｕｐ−ｕ
ｐ間の転送は通常全システムのＵＰについて略同時に、
略等しいデータ量の転送が発生するようにプログラムの
作成時に考慮が払われている。従って成るＩＪＰについ
ては、入力してくるデータ量は、出力すべきデータ量と
、多少の変動はあるが、略等しくなる。即ち、これから
入力してくると予想されるデータの量は、出力を準備し
ているデータの量より略推測出来る。本発明はこの点に
着目して出力データパケット数を制御する手段を設ける
ことがその骨子である。

即ち、従来はＭＳ３の一部にあったデータパケットの記
憶ブロックを特別な制限なしに入出力の要求に応じて適
宜使用していたのを、本発明においては、記憶ブロック
数を限定し、入力するデータパケットについては他のＵ
Ｐよりの転送要求に対して無条件に受入れ、一方、出力
するデータパケットはＴｅ３の入出力バソファ１２内に
含まれるデータパケットの記憶ブロックの使用状態に応
じて、各入出力端子へのデータパケットの出力を制限す
る点が骨子となっている。

第１図Ａ、Ｂにおけるデータパケット転送の動作は以下
の通りである。

出力動作は次のように行われる。

ＭＳａ内にある処理済のデータは、ＣＦ２により、宛先
を付け、データパケットに編成されて入出力バッファ１
２内の空いている記憶ブロックに移される。この通知を
受けて入出力制御回路１１はＣＣｌ２の内容を−１する
（空き記憶ブロックが１個減少したため）。同時に、５
Ｂ１７の４組のカウンタの、送出すべき端子■〜■の何
れかに相当するカウンタＳＢ■〜ＳＢ■の内容に＋１す
る（送出待ちの記憶ブロックが１個増加したため）。

第６図は出力データの制御フローの概略で、入出力制御
回路１１は一定時間毎にタイマーにより出力データ制御
動作が起動される。これはマイクロプロセッサによる制
御回路、或いは、ＣＦ２に充分能力の余裕がある時はそ
のプログラムによってもよい。

この動作は毎回Ｎ＝１〜４、即ち全Ｉ／Ｏ回路、■〜■
について行われる。先ず入出力バッファ１２に■端子に
対して送出すべきデータパケットの有無（ＳＢＩ￥の値
がＯのときは送出すべきデータパケットが無い状態）、
データパケットが存在する時は■端子に接続するＩ１０
回路１３が空いているか否かをチェ・７りする。ここま
での処理はＡ、Ｈについて全く同様な手順をとる。

第１図Ａの方式においては、何れもＹＥＳの場合ｂはＣｄ６の内容と５Ｂ１７の■の内容を除算し、その結
果をＲ５１８の値と比較する。Ｃｃ／ＳＢ■≧Ｒ３であ
れば入出力バソファ１２内の記憶ブロックより、送出を
待っているデータパケットをＩ１０回路１３の■に移動
する。Ｃｃ／ＳＢ■≦Ｒｓであればデータパケットの移
動は行わない。

第１図Ｂの方式においては、何れもＹＥＳの場合はＣＣ
ｌ２の内容より５Ｂ１７の■の内容を減算し、その結果
をＲｅ１９の値と比較する。Ｃｃ　−ＳＢ■≧Ｒｅであ
れば入出力バッファ１２内の記憶ブロックより、送出を
待っているデータパケットをＩ１０回路１３の■に移動
する。Ｃｃ　−ＳＢ■≦Ｒｅであればデータパケットの
移動は行わない。

以後の処理はＡ、Ｂ全く同様に実行される。

データパケットがＩ／Ｏ回路に移動されるとＳＢ■１７
の内容を−１しく送出すべきデータパケットが１個減少
したため）、ＣＣｌ２の内容を＋１する（記憶ブロック
の空きが１個増加したため）。

次にＮ＝２、即ち■のＩ／Ｏ回路について同様の処理を
行い、以下■のＩ／Ｏ回路まで処理して次のタイマーに
よる起動迄待つ。以上の動作は第６図に示す通りである
。ただ、注意すべきはここで送出されるデータの中には
最初の応答確認、接続手順のデータも含まれることで、
これらのデータは入出力制御回路１１により作成、判断
される点が一般のデータパケットと異なる。

次に入力動作は以下のように行われる。

入力は制限しないので出力動作のような複雑さはない。

Ｉ１０回路１３■〜■が送出していない時、或いは全２
重の時はＤＢからのデータパケットは何時でも受信出来
る。応答確認、接続の手順の後、データパケットがＩ１
０回路１３に入力し、受信が終了するとＩ１０回路１３
は入出力制御回路１１に通知する。入出力制御回路１１
はＩ１０回路１３よりデータパケットを入出力バッファ
１２内の記憶ブロックに移動し、ＣＣｌ２の内容を−１
する（記憶ブロックの空きを１個占有するため）。同時
にＣＦ２に通知すると、ＣＦ２は処理時間の空いた時、
このデータパケットをチェックし、自己宛のものであれ
ばＭＳ３に移動し、ＣＣｌ２の内容に＋１する。自己宛
でない時は■〜■の何れかに対して送出するよう、Ｔｅ
３に指示する。

このようにＴｅ３はＲ５１８或いはＲｅ１９の内容を参
照しつつ入出力動作を進める。ここでＲ５１Ｂ、Ｒｅ１
９は固定した値を取らないで、ＣＦ２の判断により常時
変更されてもよい。上記の説明のように、人力は常時受
入可能にしておき、入出力バッファ１２の使用状況に応
じて出力を制限すると、入力データの少ない時は全体の
データ転送量が少なく、従って出力データは制限される
ことがなく、入力データが多い時は全体の転送量も多い
ので出力データの制限が行われ、全体としてスムースな
データ転送が実行される。

〔発明の効果〕

以上の説明による通り、本発明によりマルチプロセッサ
システムのデータ転送をスムーズに実現することが可能
になり、システムの効率を向上することを可能とした。

【図面の簡単な説明】

第１図Ａ、Ｂは本発明の実施例の原理図、第２図はマル
チプロセッサの構成の一例、第３図はデータパケットの
形式、第４図は従来例によるＵＰの詳細構成、第５図はＤＢの
構成例、第６図は出力データの制御フローを示す。第１図、第２図において１は単位プロセッサＩＩＰ。２はデータ中継記憶装置ＤＢ、３は記憶装置耶、４は処理装置ｃｐ、５は転送制御回路ＴＣ１１１は入出力制御回路、１２は入出力バッファ、１３はＩ１０回路、１６は空ブロック計数手段ＣＣ％１７は送出要求計数手段ＳＢ■〜■、１８はブロック数比限界レジスタＲ３％１９はブロック
残存限界数レジスタＲｅを示す。纂第１図Ｂ第す図

Claims

【特許請求の範囲】

（１）入出力端子（［１］〜［４］）を経由して情報通
路により相互に格子状に結合され、相互にデータパケッ
トを送受しつつデータ処理を実行するマルチプロセッサ
システムを構成する単位データプロセッサ（１）におい
て、該単位データプロセッサ（１）は、プログラム及び処理
されるデータパケットを蓄積する記憶装置（３）と、データ処理と、入出力するデータパケットの管理を実行
する処理装置（４）と、入出力端子（［１］〜［４］）を経由してデータパケッ
トを送受し、データパケット複数個を蓄積する転送制御
回路（５）よりなり、該転送制御回路（５）は、入出力端子（［１］〜［４］）に入出力するデータパケ
ット１個を蓄積し、直列〜並列変換機能を有するＩ／Ｏ
回路（１３）複数個、該Ｉ／Ｏ回路（１３）を経由して入出力するデータパケ
ットを蓄積する記憶ブロック複数個を含む入出力バッフ
ァ（１２）、該Ｉ／Ｏ回路（１３）と該入出力バッファ（１２）相互
間のデータパケットの移動手段、該入出力バッファ（１２）内における、未使用の記憶ブ
ロック数の計数手段（１６）、各Ｉ／Ｏ回路（１３）に
対して出力すべきデータパケットを蓄積している記憶ブ
ロック数の計数手段（１７）、該処理装置（４）より指定されるブロック数比限界レジ
スタ（１８）とを具備し、該計数手段（１６）と、計数手段（１７）の比の値が、
該ブロック数比限界レジスタ（１８）の内容より小さい
値を示す時、データパケットの送出を制限する手段を有
することを特徴とする、マルチプロセッサシステムにお
けるデータ転送制御方式。
（２）入出力端子（［１］〜［４］）を経由して情報通
路により相互に格子状に結合され、相互にデータパケッ
トを送受しつつデータ処理を実行するマルチプロセッサ
システムを構成する単位データプロセッサ（１）におい
て、該単位データプロセッサ（１）は、プログラム及び処理
されるデータパケットを蓄積する記憶装置（３）と、データ処理と、入出力するデータパケットの管理を実行
する処理装置（４）と、入出力端子（［１］〜［４］）を経由してデータパケッ
トを送受し、データパケット複数個を蓄積する転送制御
回路（５）よりなり、該転送制御回路（５）は、入出力端子（［１］〜［４］）に入出力するデータパケ
ット１個を蓄積し、直列〜並列変換機能を有するＩ／Ｏ
回路（１３）複数個、該Ｉ／Ｏ回路（１３）を経由して入出力するデータパケ
ットを蓄積する記憶ブロック複数個を含む入出力バッフ
ァ（１２）、該Ｉ／Ｏ回路（１３）と該入出力バッファ（１２）相互
間のデータパケットの移動手段、該入出力バッファ（１２）内における、未使用の記憶ブ
ロック数の計数手段（１６）、各Ｉ／Ｏ回路（１３）に
対して出力すべきデータパケットを蓄積している記憶ブ
ロック数の計数手段（１７）、該処理装置（４）より指定されるブロック残存数限界レ
ジスタ（１９）とを具備し、該計数手段（１６）と、計数手段（１７）の差の値が、
該ブロック残存数限界レジスタ（１９）の内容より小さ
い値を示す時、データパケットの送出を制限する手段を
有することを特徴とする、マルチプロセッサシステムに
おけるデータ転送制御方式。