JPS63143661A - マルチプロセツサシステムにおけるデ−タ転送制御方式 - Google Patents
マルチプロセツサシステムにおけるデ−タ転送制御方式Info
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- JPS63143661A JPS63143661A JP29005386A JP29005386A JPS63143661A JP S63143661 A JPS63143661 A JP S63143661A JP 29005386 A JP29005386 A JP 29005386A JP 29005386 A JP29005386 A JP 29005386A JP S63143661 A JPS63143661 A JP S63143661A
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- 239000013256 coordination polymer Substances 0.000 abstract description 4
- 230000004044 response Effects 0.000 description 6
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は多数の単位プロセッサをデータ通路を介して格
子状に相互接続することにより構成したマルチプロセッ
サシステムにおける、単位プロセッサ相互間のデータパ
ケットの転送制御方式に関する。マルチプロセッサシス
テムを構成する複数の単位プロセッサが、パケット形式
に編成したデータを相互に転送しながら処理を実行する
に当たり、各単位プロセッサが有する、入出力データパ
ケットを一時蓄積するバッファ記憶装置の容量の不足に
より相互の転送能力の低下、転送の停止状態等の発生を
防止する有効な手段として、新規な転送制御方式を提示
するものである。
子状に相互接続することにより構成したマルチプロセッ
サシステムにおける、単位プロセッサ相互間のデータパ
ケットの転送制御方式に関する。マルチプロセッサシス
テムを構成する複数の単位プロセッサが、パケット形式
に編成したデータを相互に転送しながら処理を実行する
に当たり、各単位プロセッサが有する、入出力データパ
ケットを一時蓄積するバッファ記憶装置の容量の不足に
より相互の転送能力の低下、転送の停止状態等の発生を
防止する有効な手段として、新規な転送制御方式を提示
するものである。
小型のプロセッサを単位プロセッサとして多数使用し、
これ等を入出力端子を介して相互に接続し、全体が格子
状に構成されたマルチプロセッサシステムは、グラフィ
ック処理、マトリクスデータ処理等の用途に使用されて
いる。このようなシステムでは、各単位プロセッサには
各々部分データ処理、例えば一枚のグラフインク画面を
格子状に細かく分割して各単位プロセッサに割り当て、
図形の移動、拡大縮小等の処理を格子の部分画面毎に分
挺し、外部或いは他の単位プロセッサと′の間にデータ
を転送しながらデータ処理を分散して並列に実行するこ
とにより、このようなデータ処理において全体としての
処理能力を大きく向上することが出来る。
これ等を入出力端子を介して相互に接続し、全体が格子
状に構成されたマルチプロセッサシステムは、グラフィ
ック処理、マトリクスデータ処理等の用途に使用されて
いる。このようなシステムでは、各単位プロセッサには
各々部分データ処理、例えば一枚のグラフインク画面を
格子状に細かく分割して各単位プロセッサに割り当て、
図形の移動、拡大縮小等の処理を格子の部分画面毎に分
挺し、外部或いは他の単位プロセッサと′の間にデータ
を転送しながらデータ処理を分散して並列に実行するこ
とにより、このようなデータ処理において全体としての
処理能力を大きく向上することが出来る。
前記のようなマルチプロセッサシステムは、通常第2図
のように多数の単位プロセッサ(以下UPと略す)1が
各々の入出力端子間をデータ中継記憶装置(以下DBと
略す)2を介して接続され、相互間にデータを転送する
ように構成されている。
のように多数の単位プロセッサ(以下UPと略す)1が
各々の入出力端子間をデータ中継記憶装置(以下DBと
略す)2を介して接続され、相互間にデータを転送する
ように構成されている。
ここでDB2はデータ処理に本質的な意味は持たないが
、独立に動作している各UP相互を結合する時、各独立
に動作しているUPの間に交換される情報、制御信号の
同期用、或いは短時間の待ち合わせの用途に必要なもの
である。第4図に従来技術によるUPの構成の一例を示
す。UPは通常マイクロプロセッサ等を使用した小型プ
ロセッサで、プロパケットを複数個蓄積する入出力バッ
ファ碩域4Wにより構成される記憶装置(以下耶と略す
)43、プログラム制御によりデータ処理を実行する処
理装置(以下cpと略す)44、転送制御回路(以下T
Cと略す)45より構成される。
、独立に動作している各UP相互を結合する時、各独立
に動作しているUPの間に交換される情報、制御信号の
同期用、或いは短時間の待ち合わせの用途に必要なもの
である。第4図に従来技術によるUPの構成の一例を示
す。UPは通常マイクロプロセッサ等を使用した小型プ
ロセッサで、プロパケットを複数個蓄積する入出力バッ
ファ碩域4Wにより構成される記憶装置(以下耶と略す
)43、プログラム制御によりデータ処理を実行する処
理装置(以下cpと略す)44、転送制御回路(以下T
Cと略す)45より構成される。
4個の入出力端子■〜■を持つTC45はCP44の指
令により、入出力端子よりI)Bを経由して他のUPと
の間のデータパケットの転送を制御する。
令により、入出力端子よりI)Bを経由して他のUPと
の間のデータパケットの転送を制御する。
第5図はllB2の構成の一例で、一定長(ここではデ
ータパケットの長さ、例えば250バイト)のバッファ
記憶部51.2個の入出力端子■、■よりの入出力情報
と、バッファ記憶部51との間のデータの入出力を制御
するFIFO制御部52より構成され、入出力端子■、
■を通って入出力するデータをバッファ記憶部51との
間で先入れ、先出し方式により書込み、読出しの制御を
行う。第2図に示されるように、UP〜DBの結合は、
UPIの入出力端子とDB2の入出力端子を1対1に接
続してデータ通路を形成することにより行われる。この
データ通路は双方向転送であっても良く、また直列、並
列転送のいずれでも良い。
ータパケットの長さ、例えば250バイト)のバッファ
記憶部51.2個の入出力端子■、■よりの入出力情報
と、バッファ記憶部51との間のデータの入出力を制御
するFIFO制御部52より構成され、入出力端子■、
■を通って入出力するデータをバッファ記憶部51との
間で先入れ、先出し方式により書込み、読出しの制御を
行う。第2図に示されるように、UP〜DBの結合は、
UPIの入出力端子とDB2の入出力端子を1対1に接
続してデータ通路を形成することにより行われる。この
データ通路は双方向転送であっても良く、また直列、並
列転送のいずれでも良い。
データの転送は以下のように行われる。成るUPが他の
UPに対してデータを転送するには、データを一定バイ
ト長、例えば250バイト毎に纏めて第3図のようなデ
ータパケットを編成する。データパケットの先頭の数〜
十数バイトは指定部で、行き先のUPの番号、送り出し
元のUPの番号、その他データの内容を識別する指標等
が記入されている。指定部に続くデータ部は転送して処
理すべきデータが記入しである。また、このようなシス
テムの構成では通常のデータ回線を通る場合のようなエ
ラーの発生等は考えられないため、通常ブロックチェッ
クは行わない。
UPに対してデータを転送するには、データを一定バイ
ト長、例えば250バイト毎に纏めて第3図のようなデ
ータパケットを編成する。データパケットの先頭の数〜
十数バイトは指定部で、行き先のUPの番号、送り出し
元のUPの番号、その他データの内容を識別する指標等
が記入されている。指定部に続くデータ部は転送して処
理すべきデータが記入しである。また、このようなシス
テムの構成では通常のデータ回線を通る場合のようなエ
ラーの発生等は考えられないため、通常ブロックチェッ
クは行わない。
このように編成され、出力されるのを待っているデータ
パケット、及び他のIIPより、以下に説明する手順に
よって入力して来るデータパケットはMS43内の入出
力バッファ部47に蓄積される。
パケット、及び他のIIPより、以下に説明する手順に
よって入力して来るデータパケットはMS43内の入出
力バッファ部47に蓄積される。
データパケットの送出は以下のような手順による。CP
44はTC45の4組のI10回路49中、送出を希望
する方向のI10回路49が空きであることを確認し、
MS43の入出力バッファ部47に蓄積されている送出
を待っているデータパケットをI10回路49に移動し
、入出力制御回路48に送出指令を与え、以後の転送制
御は入出力制御回路48が実行する。
44はTC45の4組のI10回路49中、送出を希望
する方向のI10回路49が空きであることを確認し、
MS43の入出力バッファ部47に蓄積されている送出
を待っているデータパケットをI10回路49に移動し
、入出力制御回路48に送出指令を与え、以後の転送制
御は入出力制御回路48が実行する。
先ずDB −UP間に、通常の応答確認方式による接続
手順を実行し、DBがデータパケットの受取可能な状態
であればI10回路49内のデータパケットはDBに送
出される。データパケットを受は取ったDBは、入力し
たデータパケットをFIFO制御部5rの制御により、
バッファ記憶部51にFIFO方式で蓄積する。1パケ
ツトのデータパケットを受取り終わると、DBは受信側
と反対側のUPに対して同様にデータパケットの受入が
可能なことを応答確認方式により確かめ、送り先のUP
が入力可能であれば蓄積したデータパケットを送出する
。
手順を実行し、DBがデータパケットの受取可能な状態
であればI10回路49内のデータパケットはDBに送
出される。データパケットを受は取ったDBは、入力し
たデータパケットをFIFO制御部5rの制御により、
バッファ記憶部51にFIFO方式で蓄積する。1パケ
ツトのデータパケットを受取り終わると、DBは受信側
と反対側のUPに対して同様にデータパケットの受入が
可能なことを応答確認方式により確かめ、送り先のUP
が入力可能であれば蓄積したデータパケットを送出する
。
データパケットの受信はDBよりの転送要求によって開
始する。転送要求を受信したI10回路49が受入可能
な状態であれば入出力制御回路48に受信開始を通知し
、データパケットを受信する。受信が終了するとI10
回路49は入出力制御回路48を経由して処理装置44
に終了の通知を出し、処理装置44がI10回路49内
のデータパケットをMS43の入出力バソファ部47に
移動して受信を終了する。
始する。転送要求を受信したI10回路49が受入可能
な状態であれば入出力制御回路48に受信開始を通知し
、データパケットを受信する。受信が終了するとI10
回路49は入出力制御回路48を経由して処理装置44
に終了の通知を出し、処理装置44がI10回路49内
のデータパケットをMS43の入出力バソファ部47に
移動して受信を終了する。
11Pは受信したデータパケットの指定部の内容を調べ
、自己宛であるかどうかを判定し、自己宛でない時は宛
先のUPの番号を分析し、上記同様な手順で最も目的に
近い方向のDBに向けて出力する。
、自己宛であるかどうかを判定し、自己宛でない時は宛
先のUPの番号を分析し、上記同様な手順で最も目的に
近い方向のDBに向けて出力する。
この場合、選定した方向のDBがデータパケットの受入
が不可能な状態、即ちバッファ記憶部51の内容が未だ
出力されないで残っているような状態では、隣接する方
向のDBへ出力を試みる。これは通信における迂回中継
に類似する。
が不可能な状態、即ちバッファ記憶部51の内容が未だ
出力されないで残っているような状態では、隣接する方
向のDBへ出力を試みる。これは通信における迂回中継
に類似する。
自己宛のデータパケットであれば指定部に記入されてい
る指定の内容に従って処理を実行する。
る指定の内容に従って処理を実行する。
通常このような転送は略同時に発生するようにプログラ
ムが計画される。これはこのようなマルチプロセッサの
目的が処理を分散することにあるため、通常、システム
を構成するUPが略均等の負荷になるように計画される
ためである。
ムが計画される。これはこのようなマルチプロセッサの
目的が処理を分散することにあるため、通常、システム
を構成するUPが略均等の負荷になるように計画される
ためである。
このようなシステムにおいて各UPの持つMS43の記
憶容量が充分大きい場合は問題ないが、寸法、電力消費
等の制限から記憶容量には制限が有り、且つデータパケ
ットの転送が特定のUPに集中したり、UPが以前に受
は取ったデータパケットの処理時間が長くかかるような
場合、UP内のMS43の入出ットの受入が不可能にな
り、DBにパケットが停滞し、そのDBにデータを送出
すべきLIPもデータの送出が出来なくなってパケット
が停滞し、以下法々に停滞が波及し、全体のデータ転送
が停止するに至る事態までに発展することがある。本発
明はこのような問題点をハードウェアの大幅な増加を伴
うことなく解決する手段を提供するものである。
憶容量が充分大きい場合は問題ないが、寸法、電力消費
等の制限から記憶容量には制限が有り、且つデータパケ
ットの転送が特定のUPに集中したり、UPが以前に受
は取ったデータパケットの処理時間が長くかかるような
場合、UP内のMS43の入出ットの受入が不可能にな
り、DBにパケットが停滞し、そのDBにデータを送出
すべきLIPもデータの送出が出来なくなってパケット
が停滞し、以下法々に停滞が波及し、全体のデータ転送
が停止するに至る事態までに発展することがある。本発
明はこのような問題点をハードウェアの大幅な増加を伴
うことなく解決する手段を提供するものである。
第1図A、B、は本発明によるUPlの構成である。
UPIは、データ処理、転送指令発行、MS3とTe3
内の入出力バッファ12の間のデータパケットの移動等
を実行し、制御の中心をなすCF2、主記憶装置である
MS3、データパケットの送出、受信の制御を実行する
Te3より構成される。
内の入出力バッファ12の間のデータパケットの移動等
を実行し、制御の中心をなすCF2、主記憶装置である
MS3、データパケットの送出、受信の制御を実行する
Te3より構成される。
Te3は以下の3回路により構成される。
I10回路13は、データパケット1個を蓄積し、入出
力端子■〜■に入出力するデータの直列〜並列変換を行
う。
力端子■〜■に入出力するデータの直列〜並列変換を行
う。
入出力バッファ12は、複数のI10回路13に入出力
するデータパケットを蓄積する記憶ブロック、複数個よ
りなるバッファ記憶装置である。
するデータパケットを蓄積する記憶ブロック、複数個よ
りなるバッファ記憶装置である。
入出力制御回路11は、入出力バッファ12とI10回
路130間のデータパケットの移動、及びI10回路1
3を経由してデータ転送に際しての応答確認、接続、切
断等の制御を行う。また入出力バッファ12内の、未使
用の記憶ブロックの数をカウントする計数手段16、こ
れから送出すべきデータパケットを蓄積している記憶ブ
ロック数をカウントする計数手段17を設けである。
路130間のデータパケットの移動、及びI10回路1
3を経由してデータ転送に際しての応答確認、接続、切
断等の制御を行う。また入出力バッファ12内の、未使
用の記憶ブロックの数をカウントする計数手段16、こ
れから送出すべきデータパケットを蓄積している記憶ブ
ロック数をカウントする計数手段17を設けである。
計数手段17は入出力端子■〜■に対応して4組のカウ
ンタを含む。
ンタを含む。
特許請求範囲(1)の原理図である第1図Aにおいては
、前記手段に加えて、2個の計数手段の計数値の比と比
較される数値がCF2よ゛り設定されるブロック数比限
界レジスタ18を設けである。
、前記手段に加えて、2個の計数手段の計数値の比と比
較される数値がCF2よ゛り設定されるブロック数比限
界レジスタ18を設けである。
特許請求範囲(2)の原理図である第1図Bにおいては
、前記手段に加えて、2個の計数手段の計数値の差と比
較される数値がCF2より設定されるブロック残存限界
数レジスタ19を設けである。
、前記手段に加えて、2個の計数手段の計数値の差と比
較される数値がCF2より設定されるブロック残存限界
数レジスタ19を設けである。
本発明は、各UP内のTe3の、入出力バッファ12内
の記憶ブロックに蓄積されている、送出を待っているデ
ータパケットの数を、送出されるべき入出力端子■〜■
の各々についてカウントする計数手段17と、未使用の
空き記憶ブロックの数をカウントする計数手段16を設
け、またCF2により設定される、ブロック数比限界レ
ジスタ18、またはブロック残存限界数レジスタ19を
置き、これをCP4と入出力制御回路11が常時監視し
、入出力バッファの使用率が太き(なった場合、データ
パケットの送出を制限するようにしたことにより、過度
のデータ送出を防止することが出来る。
の記憶ブロックに蓄積されている、送出を待っているデ
ータパケットの数を、送出されるべき入出力端子■〜■
の各々についてカウントする計数手段17と、未使用の
空き記憶ブロックの数をカウントする計数手段16を設
け、またCF2により設定される、ブロック数比限界レ
ジスタ18、またはブロック残存限界数レジスタ19を
置き、これをCP4と入出力制御回路11が常時監視し
、入出力バッファの使用率が太き(なった場合、データ
パケットの送出を制限するようにしたことにより、過度
のデータ送出を防止することが出来る。
第2図に示すようなマルチプロセッサシステムを高能率
に運用するには、前述のように方式の如何に関わらず構
成する各LIPのプログラム負荷を平均にしなくてはな
らない。各UPの処理速度は略同−であるため何れか一
個のUPに負荷が集中するとそこが隘路になって全体の
処理能力が落゛ちてしまう。このため、一般にup−u
p間の転送は通常全システムのUPについて略同時に、
略等しいデータ量の転送が発生するようにプログラムの
作成時に考慮が払われている。従って成るIJPについ
ては、入力してくるデータ量は、出力すべきデータ量と
、多少の変動はあるが、略等しくなる。即ち、これから
入力してくると予想されるデータの量は、出力を準備し
ているデータの量より略推測出来る。本発明はこの点に
着目して出力データパケット数を制御する手段を設ける
ことがその骨子である。
に運用するには、前述のように方式の如何に関わらず構
成する各LIPのプログラム負荷を平均にしなくてはな
らない。各UPの処理速度は略同−であるため何れか一
個のUPに負荷が集中するとそこが隘路になって全体の
処理能力が落゛ちてしまう。このため、一般にup−u
p間の転送は通常全システムのUPについて略同時に、
略等しいデータ量の転送が発生するようにプログラムの
作成時に考慮が払われている。従って成るIJPについ
ては、入力してくるデータ量は、出力すべきデータ量と
、多少の変動はあるが、略等しくなる。即ち、これから
入力してくると予想されるデータの量は、出力を準備し
ているデータの量より略推測出来る。本発明はこの点に
着目して出力データパケット数を制御する手段を設ける
ことがその骨子である。
即ち、従来はMS3の一部にあったデータパケットの記
憶ブロックを特別な制限なしに入出力の要求に応じて適
宜使用していたのを、本発明においては、記憶ブロック
数を限定し、入力するデータパケットについては他のU
Pよりの転送要求に対して無条件に受入れ、一方、出力
するデータパケットはTe3の入出力バソファ12内に
含まれるデータパケットの記憶ブロックの使用状態に応
じて、各入出力端子へのデータパケットの出力を制限す
る点が骨子となっている。
憶ブロックを特別な制限なしに入出力の要求に応じて適
宜使用していたのを、本発明においては、記憶ブロック
数を限定し、入力するデータパケットについては他のU
Pよりの転送要求に対して無条件に受入れ、一方、出力
するデータパケットはTe3の入出力バソファ12内に
含まれるデータパケットの記憶ブロックの使用状態に応
じて、各入出力端子へのデータパケットの出力を制限す
る点が骨子となっている。
第1図A、Bにおけるデータパケット転送の動作は以下
の通りである。
の通りである。
出力動作は次のように行われる。
MSa内にある処理済のデータは、CF2により、宛先
を付け、データパケットに編成されて入出力バッファ1
2内の空いている記憶ブロックに移される。この通知を
受けて入出力制御回路11はCCl2の内容を−1する
(空き記憶ブロックが1個減少したため)。同時に、5
B17の4組のカウンタの、送出すべき端子■〜■の何
れかに相当するカウンタSB■〜SB■の内容に+1す
る(送出待ちの記憶ブロックが1個増加したため)。
を付け、データパケットに編成されて入出力バッファ1
2内の空いている記憶ブロックに移される。この通知を
受けて入出力制御回路11はCCl2の内容を−1する
(空き記憶ブロックが1個減少したため)。同時に、5
B17の4組のカウンタの、送出すべき端子■〜■の何
れかに相当するカウンタSB■〜SB■の内容に+1す
る(送出待ちの記憶ブロックが1個増加したため)。
第6図は出力データの制御フローの概略で、入出力制御
回路11は一定時間毎にタイマーにより出力データ制御
動作が起動される。これはマイクロプロセッサによる制
御回路、或いは、CF2に充分能力の余裕がある時はそ
のプログラムによってもよい。
回路11は一定時間毎にタイマーにより出力データ制御
動作が起動される。これはマイクロプロセッサによる制
御回路、或いは、CF2に充分能力の余裕がある時はそ
のプログラムによってもよい。
この動作は毎回N=1〜4、即ち全I/O回路、■〜■
について行われる。先ず入出力バッファ12に■端子に
対して送出すべきデータパケットの有無(SBI¥の値
がOのときは送出すべきデータパケットが無い状態)、
データパケットが存在する時は■端子に接続するI10
回路13が空いているか否かをチェ・7りする。ここま
での処理はA、Hについて全く同様な手順をとる。
について行われる。先ず入出力バッファ12に■端子に
対して送出すべきデータパケットの有無(SBI¥の値
がOのときは送出すべきデータパケットが無い状態)、
データパケットが存在する時は■端子に接続するI10
回路13が空いているか否かをチェ・7りする。ここま
での処理はA、Hについて全く同様な手順をとる。
第1図Aの方式においては、何れもYESの場合b
はCd6の内容と5B17の■の内容を除算し、その結
果をR518の値と比較する。Cc/SB■≧R3であ
れば入出力バソファ12内の記憶ブロックより、送出を
待っているデータパケットをI10回路13の■に移動
する。Cc/SB■≦Rsであればデータパケットの移
動は行わない。
果をR518の値と比較する。Cc/SB■≧R3であ
れば入出力バソファ12内の記憶ブロックより、送出を
待っているデータパケットをI10回路13の■に移動
する。Cc/SB■≦Rsであればデータパケットの移
動は行わない。
第1図Bの方式においては、何れもYESの場合はCC
l2の内容より5B17の■の内容を減算し、その結果
をRe19の値と比較する。Cc −SB■≧Reであ
れば入出力バッファ12内の記憶ブロックより、送出を
待っているデータパケットをI10回路13の■に移動
する。Cc −SB■≦Reであればデータパケットの
移動は行わない。
l2の内容より5B17の■の内容を減算し、その結果
をRe19の値と比較する。Cc −SB■≧Reであ
れば入出力バッファ12内の記憶ブロックより、送出を
待っているデータパケットをI10回路13の■に移動
する。Cc −SB■≦Reであればデータパケットの
移動は行わない。
以後の処理はA、B全く同様に実行される。
データパケットがI/O回路に移動されるとSB■17
の内容を−1しく送出すべきデータパケットが1個減少
したため)、CCl2の内容を+1する(記憶ブロック
の空きが1個増加したため)。
の内容を−1しく送出すべきデータパケットが1個減少
したため)、CCl2の内容を+1する(記憶ブロック
の空きが1個増加したため)。
次にN=2、即ち■のI/O回路について同様の処理を
行い、以下■のI/O回路まで処理して次のタイマーに
よる起動迄待つ。以上の動作は第6図に示す通りである
。ただ、注意すべきはここで送出されるデータの中には
最初の応答確認、接続手順のデータも含まれることで、
これらのデータは入出力制御回路11により作成、判断
される点が一般のデータパケットと異なる。
行い、以下■のI/O回路まで処理して次のタイマーに
よる起動迄待つ。以上の動作は第6図に示す通りである
。ただ、注意すべきはここで送出されるデータの中には
最初の応答確認、接続手順のデータも含まれることで、
これらのデータは入出力制御回路11により作成、判断
される点が一般のデータパケットと異なる。
次に入力動作は以下のように行われる。
入力は制限しないので出力動作のような複雑さはない。
I10回路13■〜■が送出していない時、或いは全2
重の時はDBからのデータパケットは何時でも受信出来
る。応答確認、接続の手順の後、データパケットがI1
0回路13に入力し、受信が終了するとI10回路13
は入出力制御回路11に通知する。入出力制御回路11
はI10回路13よりデータパケットを入出力バッファ
12内の記憶ブロックに移動し、CCl2の内容を−1
する(記憶ブロックの空きを1個占有するため)。同時
にCF2に通知すると、CF2は処理時間の空いた時、
このデータパケットをチェックし、自己宛のものであれ
ばMS3に移動し、CCl2の内容に+1する。自己宛
でない時は■〜■の何れかに対して送出するよう、Te
3に指示する。
重の時はDBからのデータパケットは何時でも受信出来
る。応答確認、接続の手順の後、データパケットがI1
0回路13に入力し、受信が終了するとI10回路13
は入出力制御回路11に通知する。入出力制御回路11
はI10回路13よりデータパケットを入出力バッファ
12内の記憶ブロックに移動し、CCl2の内容を−1
する(記憶ブロックの空きを1個占有するため)。同時
にCF2に通知すると、CF2は処理時間の空いた時、
このデータパケットをチェックし、自己宛のものであれ
ばMS3に移動し、CCl2の内容に+1する。自己宛
でない時は■〜■の何れかに対して送出するよう、Te
3に指示する。
このようにTe3はR518或いはRe19の内容を参
照しつつ入出力動作を進める。ここでR51B、Re1
9は固定した値を取らないで、CF2の判断により常時
変更されてもよい。上記の説明のように、人力は常時受
入可能にしておき、入出力バッファ12の使用状況に応
じて出力を制限すると、入力データの少ない時は全体の
データ転送量が少なく、従って出力データは制限される
ことがなく、入力データが多い時は全体の転送量も多い
ので出力データの制限が行われ、全体としてスムースな
データ転送が実行される。
照しつつ入出力動作を進める。ここでR51B、Re1
9は固定した値を取らないで、CF2の判断により常時
変更されてもよい。上記の説明のように、人力は常時受
入可能にしておき、入出力バッファ12の使用状況に応
じて出力を制限すると、入力データの少ない時は全体の
データ転送量が少なく、従って出力データは制限される
ことがなく、入力データが多い時は全体の転送量も多い
ので出力データの制限が行われ、全体としてスムースな
データ転送が実行される。
以上の説明による通り、本発明によりマルチプロセッサ
システムのデータ転送をスムーズに実現することが可能
になり、システムの効率を向上することを可能とした。
システムのデータ転送をスムーズに実現することが可能
になり、システムの効率を向上することを可能とした。
第1図A、Bは本発明の実施例の原理図、第2図はマル
チプロセッサの構成の一例、第3図はデータパケットの
形式、 第4図は従来例によるUPの詳細構成、第5図はDBの
構成例、 第6図は出力データの制御フローを示す。 第1図、第2図において 1は単位プロセッサIIP。 2はデータ中継記憶装置DB、 3は記憶装置耶、 4は処理装置cp、 5は転送制御回路TC1 11は入出力制御回路、 12は入出力バッファ、 13はI10回路、 16は空ブロック計数手段CC% 17は送出要求計数手段SB■〜■、 18はブロック数比限界レジスタR3%19はブロック
残存限界数レジスタReを示す。 纂 第1図B 第す図
チプロセッサの構成の一例、第3図はデータパケットの
形式、 第4図は従来例によるUPの詳細構成、第5図はDBの
構成例、 第6図は出力データの制御フローを示す。 第1図、第2図において 1は単位プロセッサIIP。 2はデータ中継記憶装置DB、 3は記憶装置耶、 4は処理装置cp、 5は転送制御回路TC1 11は入出力制御回路、 12は入出力バッファ、 13はI10回路、 16は空ブロック計数手段CC% 17は送出要求計数手段SB■〜■、 18はブロック数比限界レジスタR3%19はブロック
残存限界数レジスタReを示す。 纂 第1図B 第す図
Claims (2)
- (1)入出力端子([1]〜[4])を経由して情報通
路により相互に格子状に結合され、相互にデータパケッ
トを送受しつつデータ処理を実行するマルチプロセッサ
システムを構成する単位データプロセッサ(1)におい
て、 該単位データプロセッサ(1)は、プログラム及び処理
されるデータパケットを蓄積する記憶装置(3)と、 データ処理と、入出力するデータパケットの管理を実行
する処理装置(4)と、 入出力端子([1]〜[4])を経由してデータパケッ
トを送受し、データパケット複数個を蓄積する転送制御
回路(5)よりなり、 該転送制御回路(5)は、 入出力端子([1]〜[4])に入出力するデータパケ
ット1個を蓄積し、直列〜並列変換機能を有するI/O
回路(13)複数個、 該I/O回路(13)を経由して入出力するデータパケ
ットを蓄積する記憶ブロック複数個を含む入出力バッフ
ァ(12)、 該I/O回路(13)と該入出力バッファ(12)相互
間のデータパケットの移動手段、 該入出力バッファ(12)内における、未使用の記憶ブ
ロック数の計数手段(16)、各I/O回路(13)に
対して出力すべきデータパケットを蓄積している記憶ブ
ロック数の計数手段(17)、 該処理装置(4)より指定されるブロック数比限界レジ
スタ(18)とを具備し、 該計数手段(16)と、計数手段(17)の比の値が、
該ブロック数比限界レジスタ(18)の内容より小さい
値を示す時、データパケットの送出を制限する手段を有
することを特徴とする、マルチプロセッサシステムにお
けるデータ転送制御方式。 - (2)入出力端子([1]〜[4])を経由して情報通
路により相互に格子状に結合され、相互にデータパケッ
トを送受しつつデータ処理を実行するマルチプロセッサ
システムを構成する単位データプロセッサ(1)におい
て、 該単位データプロセッサ(1)は、プログラム及び処理
されるデータパケットを蓄積する記憶装置(3)と、 データ処理と、入出力するデータパケットの管理を実行
する処理装置(4)と、 入出力端子([1]〜[4])を経由してデータパケッ
トを送受し、データパケット複数個を蓄積する転送制御
回路(5)よりなり、 該転送制御回路(5)は、 入出力端子([1]〜[4])に入出力するデータパケ
ット1個を蓄積し、直列〜並列変換機能を有するI/O
回路(13)複数個、 該I/O回路(13)を経由して入出力するデータパケ
ットを蓄積する記憶ブロック複数個を含む入出力バッフ
ァ(12)、 該I/O回路(13)と該入出力バッファ(12)相互
間のデータパケットの移動手段、 該入出力バッファ(12)内における、未使用の記憶ブ
ロック数の計数手段(16)、各I/O回路(13)に
対して出力すべきデータパケットを蓄積している記憶ブ
ロック数の計数手段(17)、 該処理装置(4)より指定されるブロック残存数限界レ
ジスタ(19)とを具備し、 該計数手段(16)と、計数手段(17)の差の値が、
該ブロック残存数限界レジスタ(19)の内容より小さ
い値を示す時、データパケットの送出を制限する手段を
有することを特徴とする、マルチプロセッサシステムに
おけるデータ転送制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29005386A JPS63143661A (ja) | 1986-12-05 | 1986-12-05 | マルチプロセツサシステムにおけるデ−タ転送制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29005386A JPS63143661A (ja) | 1986-12-05 | 1986-12-05 | マルチプロセツサシステムにおけるデ−タ転送制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63143661A true JPS63143661A (ja) | 1988-06-15 |
Family
ID=17751173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29005386A Pending JPS63143661A (ja) | 1986-12-05 | 1986-12-05 | マルチプロセツサシステムにおけるデ−タ転送制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63143661A (ja) |
-
1986
- 1986-12-05 JP JP29005386A patent/JPS63143661A/ja active Pending
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