JP2000134197A

JP2000134197A - 二重化装置間データ転送能力調整方法

Info

Publication number: JP2000134197A
Application number: JP10306868A
Authority: JP
Inventors: Kiyobumi Mise; 清文三瀬; Hidetoshi Iwasa; 英敏岩佐
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-10-28
Filing date: 1998-10-28
Publication date: 2000-05-12

Abstract

(57)【要約】【課題】加入者交換機の信号集線系処理装置を主装
置と副装置の二重化構成によって実現する場合に、「加
入者信号取り込みや信号処理などの基本処理」と「主装
置・副装置間でデータの共有化の為のデータ転送処理」
によるＭＰＵバスの使用割当の自動最適化調整を行う事
により、実際の運用フィールドで平均加入者呼が増えた
場合でも信号処理応答時間の劣化を抑えるようにする。【解決手段】加入者トラフィックが増えた場合は二
重化装置を構成する主装置と副装置間の装置間インタフ
ェースに相互の速度調整用に設けられているバッファメ
モリのサイズを自動的に小さい値に抑えることによって
装置転送能力を可変にし、データ共有の為に使うＭＰＵ
バスの占有割合を抑え、基本機能にその分の割当を行う
ことにより実現する（実施例として可変ＦＩＦＯを用い
た場合と可変フレームメモリを用いた例を示してい
る）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，二重化装置間デー
タ転送能力調整方法に係わり、とくに、交換機の加入者
集線処理装置などにおいて、装置の高信頼化を図るため
に二重化構成によって装置を実現する場合、マイクロプ
ロセッサ（以下ＭＰＵ）を中心に構成された該二重化構
成装置において、運用フィールドにおける加入者トラフ
ィックに応じて、加入者信号系における応答時間の改善
や管理者系からのアクセスに対するターンアランドタイ
ムの改善、二重化装置間のデータ共有の最適化の自動調
整を簡易な手段で実現する二重化装置間データ転送能力
調整方法に関する。

【０００２】

【従来の技術】従来、交換機の加入者集線装置などに使
われている装置の二重化構成例を図８に示す。図８で、
装置Ａと装置Ｂは交互に一方が主装置他方が副装置とな
り、同じ機能，例えば，これらの装置の配下に接続され
る加入者装置群からの加入者系信号集線処理機能などを
果たしている。

【０００３】装置Ａと装置Ｂは交互に全く同じ機能を果
たしているが、他方が故障時には、故障側の装置の使用
は中止され、故障していない装置が引き続いて動作を行
っている間に、故障装置（パネル）の差替え交換が行わ
れ、再び、交互利用モードに復帰する。

【０００４】このように、常時、装置Ａ，装置Ｂを実際
の稼働状態に置いて交互に主装置として使っている事に
よって、装置Ａ、装置Ｂの実際動作環境下での動作の確
実性のモニタを継続して行い，緊急時における動作の確
実性を確保している。

【０００５】装置Ａ、装置Ｂのいずれが何時故障しても
残りの装置が引き続いて装置機能を果たしていく為に
は、装置Ａ、装置Ｂともに、常に、同じ情報を共有して
いる必要がある。例えば、装置Ａが主装置となり、装置
Ｂが副装置として待機状態で動作している時に、装置Ａ
が故障した場合に、装置Ｂ側に切替えてもただちに装置
Ａが果たしていた動作を引き継ぐ必要がある。この交替
引き継ぎがスムーズに連続的に行われる事によって外部
からは、１ケの信頼度の高い装置が動作しているように
見なせるようになる。

【０００６】この為、主装置で動作中の装置からは、常
時、外部との入出力データ等の変化情報を、待機中の副
装置側に伝える必要がある。他方、ＭＰＵがプログラム
に従って、装置本来の処理を実行し、加入者信号系から
の応答要求に対して、予め仕様で定めた応答時間の範囲
内で迅速な応答を返すことも重要な要件となる。

【０００７】図８で、装置Ａ（１０）、装置Ｂ（１
０’）において、Ａ装置が主装置、Ｂ装置が副装置にな
った場合、ＭＰＵ（２０、２０’）は、主装置、副装置
に割り当てられた処理をそれぞれ行っている。

【０００８】ＲＯＭ（５０、５０’）には、ＯＳやプロ
グラムが常駐し、ＤＲＡＭ（６０、６０’）には、外部
との入出力データや動作開始後のＯＳやプログラムが書
き込まれる。また、ＳＲＡＭ（８０、８０’）には、電
源断時でも失われないように緊急情報等の重要データが
書き込まれる。ＤＭＣ（７０、７０’）は、ＤＲＡＭコ
ントローラであり、ＤＲＡＭに対するリフレッシュ制御
やＭＰＵバスとの速度整合等のインタフェース機能を行
う。

【０００９】外部インタフェース１（４１）は、加入者
信号系からの信号データを集線し、応答信号を分配、外
部インタフェース２（４２）は、上位の処理装置や管理
者系装置とのデータの入出力を行う。

【００１０】また、主装置Ａ（１０）の装置間インタフ
ェース部（９０）は、主装置のＤＲＡＭ（６０）やＳＲ
ＡＭ（８０）に書き込まれたデータを適時に吸い上げ、
装置間接続バス（１００）を通して副装置の装置間イン
タフェース部（９０’）に渡し、副装置のＤＲＡＭ（６
０’）やＳＲＡＭ（８０’）へのデータの転送を依頼
し、装置間インタフェース部（９０’）が最終的に、副
装置のＤＲＡＭ（６０’）やＳＲＡＭ（８０’）へデー
タの転送書込を行う。

【００１１】以上のべた如く、ＭＰＵ、外部インタフェ
ース１、外部インタフェース２、装置間インタフェース
部が、ＭＰＵバスを時分割的にシェアしながら、プログ
ラムデータや外部との入出力データ、装置ＡのＤＲＡ
Ｍ、ＳＲＡＭから装置ＢへのＤＲＡＭ、ＳＲＡＭへの転
送データのやりとりを行っている。

【００１２】外部インタフェース、装置間インタフェー
ス部、ＭＰＵともに、バスマスタ（ＢＭ）としてＭＰＵ
バスの利用権を獲得し、通信相手先（スレーブ：主にＤ
ＲＡＭ／ＳＲＡＭ）を指定し、ＭＰＵバスを使った転送
制御を行い、ＭＰＵバスを開放する一連の手順を行う所
謂バスマスタ機能を有する。

【００１３】アービター（１１０、１１０’）は、同時
に複数のバスマスタから上がってきたＭＰＵバス使用要
求を優先順位順や順番を予め定めたラウンドロビン等の
ルールに従って調整しＭＰＵバスの使用権の割当を行
う。

【００１４】装置間インタフェース部は、ＭＰＵバスと
装置間接続バス１００相互間の速度変換の機能も行う。
この速度変換機能は、バッファメモリ（２００、２０
０’）を使って行われる。

【００１５】

【発明が解決しようとする課題】上記で説明した如く、
装置Ａ、装置Ｂともに、ＭＰＵと外部インタフェースと
装置間インタフェース部が各々のＭＰＵバスを共用しな
がら各々の処理を行っている。

【００１６】通常、ＭＰＵバスの転送速度は標準的な値
が決まっており、ＭＰＵバスを共用してデータのやりと
りを行う為に、この転送速度で、時分割的にシェア仕合
いながら、ＭＰＵのプログラムフェッチ、メモリへのア
クセス、外部接続バスマスタによるＤＭＡ（ダイレクト
メモリアクセス）モードでの外部とのデータのやりと
り、信号集線処理装置に対する上位装置や管理系装置等
からの直接割り込み信号であるＩＲＱ（インタラプトリ
クエスト）や、ＮＭＩ（ノンマスカブルインタラプト）
や、装置間インタフェース部を通した装置ＡのＲＡＭ，
装置ＢのＲＡＭ間でのデータのやりとりが行われる。

【００１７】すなわち、ＭＰＵバスの転送速度は標準的
な値が決まっている為、この転送速度の範囲で、相互に
調整し合いながら時間的に重なりが生じないようにバー
ストないしはワード単位でに必要なタイムスロット数を
確保しながらＭＰＵバスを時分割的に共用する形にな
る。

【００１８】主装置から副装置に転送される加入者線信
号の要求と応答情報などの変化データの量は、基本的に
は、外部インタフェースを通して、ＤＲＡＭ、ＳＲＡＭ
に書き込まれたデータ量とほぼ同じ量となる。この為、
装置間インタフェース部が一度にどれだけ長くＭＰＵバ
スを占領しているかが、とくに主装置の外部との応答性
能確保上では問題となる。

【００１９】即ち、装置間インタフェース部は、バスマ
スタ方式によって、ＭＰＵバスの専有と開放を行うた
め、ＭＰＵが加入者系からの交換接続要求などを受け付
けたい時、直前に装置間インタフェース部によってＭＰ
Ｕバスを専有され長時間続けて使用されると、信号処理
の応答時間がかかり、サービス低下を来たすことにな
る。

【００２０】他方、二重化装置の必要上、主装置におけ
る状態変化があった直後は、装置間インタフェース部を
通してのデータの転送は、可及的速やか行われることが
望ましい。

【００２１】すなわち、瞬時的に大量の情報転送能力が
要求される。しかし、装置間インタフェース部の転送能
力を無制限に上げ、ＭＰＵバスの能力を装置間インタフ
ェース部の転送能力だけで専有する形にすると、装置
Ａ、装置Ｂの外部に対する応答など基本的な動作性能が
落ち支障が発生する。

【００２２】この為、各機能の所要転送能力仕様に応じ
てＭＰＵバスの転送能力の最適化配分設計を行うが、実
際の使用環境下に置いては、設計時の考慮外のファクタ
ーが発生し、実環境にあった再配分が必要となるケース
が多々発生していた。

【００２３】即ち、加入者信号系集線装置では、加入者
系からの信号は常時ランダムに入力され、設置環境の違
いにより、トラフィックの発生状況に変動がある。しか
し、実際のフィールドでは、加入者系トラフィックが増
え、信号処理本来の用途にＭＰＵバスの使用割当を増や
したい等の要求が発生した場合でも、これまでは、初期
の設計時のＭＰＵバスの使用割当配分に対してフィール
ド運用に入った後にフィールドでの最適化調整（チュー
ニング）を行おうとすると、運用に支障を与えずに行う
必要がある事、手間を必要とする事などの為に現実には
行われていなかった。

【００２４】即ち、保有データの同一性の確保に重点を
置く結果、装置間インタフェース部の転送能力へ余裕を
もたせた設計が行われるが、実際利用環境で信号トラフ
ィックが当初の予想を上回って多数発生した場合は、Ｍ
ＰＵや外部インタフェースにＭＰＵバスの使用を優先し
て割り当てたいケースが発生する。

【００２５】しかし、従来は、ＭＰＵバスに対する資源
割当は、簡単に変更ができずにこの為、装置間インタフ
ェース部にＭＰＵバスが占有され、信号処理の応答速度
が犠牲になるケースも発生していた。

【００２６】ＭＰＵバスとして高速のものを当初から使
用してこの問題を解決使用とすると装置コストが高くな
ったり、装置間インタフェース部のＤＭＡ機能にＭＰＵ
バス占有調整機能を持たせようとすると回路構成が複雑
にならざるを得なかった。

【００２７】この結果、このような二重化構成装置にお
けるＭＰＵバス能力に対してフィールドの実情にあった
形での使用の最適化配分は行われないままで、運用が行
われているのが実情であった。

【００２８】そこで、本発明は、フィールドでの運用環
境にあった交換機の信号集線処理装置等の二重化装置に
おけるマイクロプロセッサバスの転送能力の最適化配分
を簡単に実現する二重化装置間データ転送能力調整方法
を提供する事を目的とする。

【００２９】

【課題を解決するための手段】図１は、本発明に係わる
可変サイズバッファメモリを用いた二重化装置間接続構
成図を示す。特徴的な点は、装置間インタフェース部で
それぞれが非同期のクロックで動作している装置Ａと装
置Ｂ間の速度変換用をかねて使われているバッファメモ
リ容量の上限を可変にして、実際の運用の実情に合わせ
て、最適な瞬時転送性能を達成するようにしたバッファ
メモリ機能の実現にある。

【００３０】本発明では、前記の課題を解決する為に、
二重化装置間における装置間インタフェース部の速度変
換と待ち合わせ制御用に使っているバッファメモリ（２
００、２００’）を可変サイズのバッファメモリ（２０
０ｖ、２００ｖ’）に変えて、その最大容量値Ｃｍａｘ
値を可変にする。

【００３１】主装置がＡ装置の場合、装置間インタフェ
ース部（９０）は、バスマスタ機能を使って、メモリ
（６０、８０）から、データをデータバス幅分３２ビッ
ト（ＭＰＵが１６ビットの場合は２ワード相当）を吸い
上げ、可変サイズバッファメモリに書込み、ＭＰＵバス
を一旦開放する。

【００３２】主装置の装置間インタフェース部９０は、
副装置の装置間インタフェース部９０’と連携しながら
動作している為、副装置のＭＰＵバスをＣＰＵや外部イ
ンタフェースが占領しているために、副装置の装置間イ
ンタフェース部（９０’）のバスマスタ機構が副装置の
ＭＰＵバスの利用権を獲得出来ず、副装置にデータを渡
す事ができない場合はデータ転送ができずに待機状態に
入る。

【００３３】他方、主装置側でメモリ（６０、８０）か
らの転送データが引き続きある事が判明している場合
は、装置間インタフェース部は、引き続き，バッファメ
モリ２００に対して、メモリからデータの書込を行う
が、メモリの上限値に達して、Ｂ装置側の装置間インタ
フェース部からも準備が整わずに待ちの要求が出ている
場合には、バッファメモリに対して、それ以上のデータ
の転送と書込を行わずに、ＭＰＵバスの開放を行う。

【００３４】以上のべた如く、メモリサイズが小さい場
合には、主装置Ａの装置間インタフェース部９０、副装
置Ｂの装置間インタフェース部９０’のバスマスタの調
整機能が相互にスムーズに連携して初めてメモリ６０、
８０からメモリ６０’、８０へスムーズにデータの転送
が可能であるが、少しの転送データを書き込んだだけで
すぐに待ちの状態に入る確率が高くなる。

【００３５】即ち、バッファメモリサイズを小さく抑え
る事によって、データ転送の基本的な機能に対して、デ
バイス間での転送準備確認調整の為のオーバヘッドの比
率が増えた分だけ、装置間インタフェース部の瞬時的な
データ転送能力が抑えられ平均転送能力も抑えられるこ
とになる。これは、図２に示す如く、ＭＰＵバスを使っ
たデータの転送の際には必ずバスマスタ間でのアービタ
ーを介してのバスの取り合い調整や、データ転送を相互
に行う各構成デバイス間でマスタ、スレーブ方式による
手順調整がオーバーヘッドとなる為である。逆に、装置
間インタフェース部の転送能力を抑えた分だけ、ＭＰＵ
や外部インタフェースに対するＭＰＵバスの使用割当比
率を上げることが可能となる。

【００３６】即ち、主装置系の信号処理の平均応答時間
や管理系システム等に対するターンアランドタイムのフ
ィールドにおける実測値の平均値を予め定めた計測プロ
グラムを使って計測し、評価プログラムを使って評価
し、評価値がサービス目標の基準値を満たしていないと
きは、その程度に応じて装置間インタフェース部のバッ
ファメモリサイズを予め定めた値に設定して、装置間イ
ンタフェース部転送能力を抑え、ＭＰＵバスに対する、
ＭＰＵや外部インタフェースに対する短時間専有率を上
げることによって目標を達成するように調整できるよう
になる。

【００３７】この結果、装置間接続バス１００の瞬時転
送速度が十分に大きい場合に、バッファメモリサイズ変
化に対するＭＰＵバス利用の平均転送速度の変化グラフ
を例示すると図３の如くなる。

【００３８】

【発明の実施の形態】図４は、本発明におけるバッファ
メモリを可変にする第一の実施例で、装置間インタフェ
ース部の可変バッファメモリ２００ｖを、可変（サイ
ズ）ＦＩＦＯ２１０で実現した場合の本発明の構成図を
示す（２００ｖ’も同様構成）。可変ＦＩＦＯは、ファ
ーストインファーストアウト型の蓄積バッファメモリで
あり、Ｗｒｉｔｅ制御部２２０はＦＩＦＯへのデータの
書込制御、Ｒｅａｄ制御部２３０はＦＩＦＯからのデー
タの読出制御、Ｆｕｌｌ可変値保持部３００はＦＩＦＯ
の可変サイズの保持を行う。又、Ｄｉｎはデータ入力端
子、Ｄｏｕｔはデータ出力端子、ＷＥはライトイネーブ
ル端子、ＯＥはアウトイネーブル端子、Ｆｕｌｌ、Ｅｍ
ｐｔｙは、ＦＩＦＯのメモリの満杯、空の使用状態のフ
ラグを指す。

【００３９】ＦＩＦＯは、シフトレジスタやデュアルポ
ートメモリセル等を使って実現されており、データを読
み出す場合、内部で自動的にメモリに対するアドレス変
換を行い、外部からとくに読出アドレス指定をしなくて
も通常の待ち行列と同じように、データを書き込んだ順
番にデータの読出が自動的に行われる。この性質を利用
して、読出側と書込側のバースト速度変換などに使われ
る。

【００４０】内部の論理的なアドレス構造は、最大容量
の長さのリング状のアドレス構造を持っており、先頭の
アドレスのデータの読みだされる度に次のアドレスが先
頭データとなり、書込データはリングの最大値のアドレ
ス数まで書き込まれて、リング上で先頭のアドレスの次
にくる様にアドレス割当変換が自動的に行われる。

【００４１】即ち、ＦＩＦＯはＦＩＦＯの最大容量値に
応じたメモリ内のアドレス割当変換機能を有している。
可変ＦＩＦＯは、図５に示す如く、ＦＩＦＯの最大サイ
ズの違いに応じた論理的なリングサイズを変化させて作
るか（（ａ）アドレスリング長可変型）、最大サイズの
ＦＩＦＯのリングの途中の部分のアドレスを使って、最
大サイズ以下の可変長サイズに応じた部分ヒモ状アドレ
ス構造が順次リング上を移動して行くようにアドレスの
対応付け変換を行う（（ｂ）アドレスリング長固定型）
事によって実現される。

【００４２】即ち、可変ＦＩＦＯに対して、メモリサイ
ズを指定することによって、可変ＦＩＦＯは、対応する
アドレス変換機能を起動させ、結果として、読出データ
は必ず書き込まれたデータの順にリング上を順番に書き
込まれ、先頭のデータから読出が行われ、また、最大サ
イズまでデータが書き込まれ、これ以上データの受け入
れが不可能となると自動的に書込を停止することが可能
となる。

【００４３】可変ＦＩＦＯは、通常は、データは書き込
まれておらずに空の状態でＥｍｐｔｙのフラグは、１の
値をとっており、待機状態にある。この状態では、Ｗｒ
ｉｔｅ制御部の受信Ｓｔｏｐ要求信号は０の値をとり、
マイクロプロセッサＢＵＳ側からのデータ入力を書込可
能状態にある。Ｄｉｎ端子にデータが入力されると、順
次可変ＦＩＦＯに書き込まれる。データが１個でも書き
込まれると、Ｅｍｐｔｙフラグは０となる。このフラグ
値の変化を読み取るとＲｅａｄ制御部は、ＯＥ端子に１
の信号を印加し、可変ＦＩＦＯからのデータ読出を許可
する。これによって副装置側（装置Ａが主装置の場合は
装置Ｂ）がデータの受け入れが可能な状態にあれば、接
続バス側からのデータ読出が可能となり、Ｒｅａｄクロ
ックでデータが読み出され、接続バスへデータが送り出
される。

【００４４】しかし、副装置側の準備が整わない場合に
は、副装置側からＲｅａｄ制御部２３０に対して待ちの
フラグ情報（装置ＢからのＲｅａｄ要求信号の値が０）
が伝えられ、読出はされない。この結果、可変ＦＩＦＯ
に対する書込データが可変ＦＩＦＯのＦｕｌｌ値指定サ
イズまでデータが書き込まれると、Ｆｕｌｌ端子に１の
フラグが立ち、Ｗｒｉｔｅ制御部から受信ｓｔｏｐ要求
信号が１を送り出す為、バスマスタは、可変ＦＩＦＯに
対するＲＡＭからのデータの引き渡しと書込を一時中止
する。

【００４５】従って、ＲＡＭに転送要求データがある場
合は主装置側ＦＩＦＯは、バスマスタの働きでＲＡＭか
らデータを吸い上げ、可変ＦＩＦＯにデータの書込を続
け、可変ＦＩＦＯが満杯になった時点で副装置側に対し
ては待機状態に移行すると同時に継続して転送要求デー
タがある場合でも、新たなデータの書込を一時停止す
る。

【００４６】副装置側は、運用上は待機状態にある為、
主装置側に比べると、ＭＰＵバスの使用率は低いが、自
己診断プログラム等の補助的な機能も使われている。こ
のため、副装置側の装置間インタフェース部からＤＭＡ
アクセス要求をアービター１１０’に出し、マイクロプ
ロセッサや他のバスマスタ装置と調整を行い、ＭＰＵバ
スの専有許可を得た後に、副装置のメモリ（ＤＲＡＭ／
ＳＲＡＭ）に対して、データの転送、書込を行う必要が
あり、一般的には必ず、調整待ちが発生することにな
る。

【００４７】Ｗｒｉｔｅ制御部２２０は、ＦＩＦＯの可
変サイズを指定する為のＦｕｌｌ可変値保持部からのＦ
ｕｌｌ可変値データと可変ＦＩＦＯからの、Ｆｕｌｌフ
ラグの値を見て，受信Ｓｔｏｐ信号をだす事によって、
可変ＦＩＦＯへのデータの書込上限値を制御できるよう
になる。この結果、装置間インタフェース部における転
送能力の制御が行われる様になる。

【００４８】図６は、本発明の第２の実施例であり、装
置間インタフェース部のバッファメモリ２００ｖ，２０
０ｖ' を、可変長のアドレスサイズの最大上限値を持つ
フレームメモリで実現した場合の本発明の構成図を示
す。フレームメモリに指定のアドレス上限値まで順次書
き込んだデータを時間をおいて同じ順番で順次読み出
す。フレームメモリに対する書込と読出はサイクリック
に行われる。即ち、アドレス値０からフレームメモリの
指定の上限アドレスまで書き込んだ後は、再び、アドレ
ス値０に戻ってサイクリックに書込を繰り返す。

【００４９】これは、図６のフレームメモリの可変サイ
ズ指定用のＦｕｌｌ可変値保持部で上限サイズを指定し
て、Ｒｅａｄアドレス作成部のアドレスカウンタ、Ｗｒ
ｉｔｅアドレス作成部のカウンタの上限値を可変にする
事によって実現される。読出は、必ず書込の後を追い掛
ける形で、同じアドレスに対しては、常に、サイクリッ
クに指定の上限値のフレーム周期で、書込の後から読み
出す様に、フレームメモリ３７０から書込データを読み
出す。

【００５０】これによって、ＦＩＦＯと同様にして、書
込クロックと読出クロックの速度を変える事によって、
書込側と読出側のバースト速度変換を行うことが出来
る。変換動作を正常に行う為には、メモリの同じアドレ
スに対する書込と読出の順番は、必ず、読出が書込の後
になるようにしなければならない。メモリの最大アドレ
スを最大上限値とする範囲で、メモリに対する書込の上
限を可変にする事によって、マイクロプロセッサＢＵＳ
側からメモリへの転送能力を可変にすることが出来る。

【００５１】図６で、フレームメモリ３７０へのデータ
書込時には、Ｗｒｉｔｅアドレス作成部（カンターな
ど）３１２で、発生された順次アドレスクロックがセレ
クタ３５０で選択され、アドレスクロック端子Ａｄｄ０
〜ｎに印可され、Ｗｒｉｔｅデータがゲート回路３６０
を通してデータ入出力端子Ｄａｔａ０〜ｎに印加され、
メモリに順次書き込まれる。

【００５２】また、フレームメモリ３７０からのデータ
読出時には、Ｒｅａｄアドレス作成部３１１で発生され
た順次アドレスクロックがセレクタ３５０で選択され、
アドレスクロック端子Ａｄｄ０〜ｎに印可され、データ
入出力端子Ｄａｔａ０〜ｎから出力データが読み出さ
れ、Ｒｅａｄアドレスクロックと同期したＬａｔｃｈ信
号でＲｅａｄデータラッチ部３８０にラッチされ、接続
バス側データとして送りだされる。Ｗｒｉｔｅ制御部、
Ｒｅａｄ制御部、調停部は、メモリの同じアドレスに対
する書込と読出の前後関係を必ず前者が先になるように
調停する為の制御部分である。

【００５３】まず、Ｗｒｉｔｅ制御部３２２はＷｒｉｔ
ｅ要求信号を受信すると、アドレスカウンタの値を比較
して、Ｒｅａｄアドレスの値がＷｉｔｅアドレスの値よ
りも書込読出サイクル上で後にある事を確認し、Ｗｒｉ
ｔｅ制御信号を調停部３４０に出力する。調停部３４０
はフレームメモリ３７０のＷＥ端子に１を印加しフレー
ムメモリ３７０をデータ書込可能モードにすると同時
に、セレクタ３５０の選択によって、Ｗｒｉｔｅアドレ
ス作成部３１２からのアドレスクロックを選択しアドレ
スクロック入力端子に印加する。同時にゲート３６０を
通してＷｒｉｔｅデータをデータ入出力端子に印加す
る。

【００５４】Ｒｅａｄ制御部３２１は同様にして、装置
ＢからのＲｅａｄ要求信号の到着を検知し、Ｒｅａｄア
ドレス作成部３１１とＷｒｉｔｅアドレス作成部３１２
からの各々のアドレスカウンタの値を見て読出可能な
（ＲｅａｄアドレスがＷｒｉｔｅアドレスを追い越さな
い）場合は、調停部に要求信号を出し、フレームメモリ
３７０を読出モードに変更するように要求する。

【００５５】調停部３４０は、書込と読出がぶつからな
いように、かつ、書込よりも読出が先にならない（追い
越しが発生しない）ようにフレームメモリ３７０に対す
る書込（ＷＥ＝１）と読出（ＯＥ＝１）の制御を行う。
データを書込中に装置Ｂ側から読取要求が来た場合に
は、アドレス発生部の前後関係を見て、Ｗｒｉｔｅアド
レスクロックのアドレス値がＲｅａｄアドレスクロック
のアドレス値よりも大きい場合に限って、かつその条件
が満たされている範囲で調停部は、フレームメモリ３７
０のＯＥ端子に１を印可し、フレームメモリ３７０を読
出モードに替え、蓄積データの読出を行う。メモリの最
大値まで読んだ所で再度、アドレス値０に戻って同じサ
イクルを繰り返す。この際、常に、Ｗｒｉｔｅアドレス
カウンタの値がＲｅａｄアドレスカウンタの値よりもサ
イクル周期上で先にある事を確認しながら書込・読出の
制御が行われる。

【００５６】フレームメモリの上限値を可変にするに
は、アドレスカウンタの上限値をフレームメモリの最大
容量の範囲で変えれば良い。この為、Ｆｕｌｌ可変値保
持部３００があり、Ｗｒｉｔｅアドレス作成部３１１，
Ｒｅａｄアドレス作成部３１１に対して、アドレスカウ
ンタの所定上限値を伝え、所定のアドレス値までアドレ
スカウンタの値が進んだ所で、アドレスカウンタが初期
値０にリセットされるようにする。

【００５７】なお、バッファメモリのＦｕｌｌ可変値の
設定手段としては、マイクロプロセッサが加入者からの
呼に対する信号処理応答時間をモニタし、予め定めた回
数ないしは期間中の平均応答時間を測定し、仕様で定め
た値を超過する場合で、初期設定値から運用の実際値が
予め決めた範囲以上に変動した場合に、再度設定を行う
案が考えられる。

【００５８】

【発明の効果】実際の運用フィールドにおけるＭＰＵバ
スに対する加入者信号処理などの基本機能の所要転送能
力に余裕がある（加入者信号に対する応答時間が所定の
規格内に納まっている）時には、装置間インタフェース
部の瞬時転送能力をアップさせて二重化機能の完全性に
配慮でき、加入者トラフィックの増加などで、信号処理
応答時間の劣化などを来すケースの場合には、装置間イ
ンタフェース部の転送能力を抑え、加入者信号処理の応
答時間を規格内に抑え加入者系信号処理サービスの水準
を維持した運用が可能となる。

【図面の簡単な説明】

【図１】本発明による可変サイズバッファメモリを使
った二重化装置間接続構成図である。

【図２】バスマスタ方式によるデータ転送説明図であ
る。

【図３】バッファメモリサイズとＭＰＵバス利用平均
転送速度の関係を示す説明図である。

【図４】本発明の第１の実施例である可変ＦＩＦＯを
用いたバッファメモリの構成図である。

【図５】可変ＦＩＦＯの上限値制御（メモリアドレス
割当の論理構造）の様子を示す図である。

【図６】本発明による第２の実施例である可変サイズ
フレームメモリを用いたバッファメモリの構成図であ
る。

【図７】図６に対応するバッファメモリの転送データ
シーケンスとフレームメモリアドレスの関係である。

【図８】従来方式の装置構成図である。

【符号の説明】

１０装置Ａ（二重化装置構成要素装置）１０’装置Ｂ（二重化装置構成要素装置）２０、２０’ マイクロプロセッサ（ＭＰＵ）３０、３０’ マイクロプロセッサバス４１、４１’ 外部インタフェース１４２、４２’ 外部インタフェース２５０、５０’ ＲＯＭ６０、６０’ ＤＲＡＭ７０、７０’ ＤＲＡＭコントローラ８０、８０’ ＳＲＡＭ９０、９０’ 装置間インタフェース部１００装置間接続バス１１０、１１０’ アービター（調停回路）２００、２００’ バッファメモリ（固定サイズ）２００ｖ、２００ｖ’ 可変バッファメモリ２１０可変ＦＩＦＯ２２０、３２２Ｗｒｉｔｅ制御部２３０、３２１Ｒｅａｄ制御部３００Ｆｕｌｌ可変値保持部３１１Ｒｅａｄアドレス作成部３１２Ｗｒｉｔｅアドレス作成部３４０調停部３５０セレクタ３６０ゲート回路３７０フレームメモリ３８０Ｒｅａｄデータラッチ部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 15/167 Ｇ０６Ｆ 15/167 Ｈ 15/17 15/17 Ｈ０４Ｑ 3/545 Ｈ０４Ｑ 3/545 Ｆターム(参考） 5B034 BB01 DD07 5B045 AA06 BB34 BB35 JJ23 5B077 AA45 BA02 BA07 DD01 DD11 DD23 MM01 5K026 AA10 BB03 BB07 CC08 FF08 FF25 KK03 LL11 5K030 GA11 HA01 JA02 JL06 JL08 KA03 LC01 MA09 MB00 MC08 MD02

Claims

【特許請求の範囲】

【請求項１】内部構成が同一の２台の単位装置を
並列接続して構成され、該単位装置が交互に、主装置、
副装置として動作する二重化構成による交換装置の信号
集線系処理装置において、該主装置、副装置の装置間イ
ンタフェース部の転送能力を可変とすることを特徴とす
る信号集線系二重化装置間データ転送能力調整方法。
【請求項２】前記装置間インタフェース部の転送
能力可変手段として、可変サイズのバッファメモリを用
いる事を特徴とする請求項１に記載の二重化装置間デー
タ転送能力調整方法。
【請求項３】前記可変サイズバッファメモリの構
成において、可変メモリサイズＦＩＦＯを用いることを
特徴とする請求項１に記載の二重化装置間データ転送能
力調整方法。
【請求項４】前記可変サイズバッファメモリの構
成において、可変メモリサイズフレームメモリを用いる
ことを特徴とする請求項１に記載の二重化装置間データ
転送能力調整方法。
【請求項５】前記可変サイズバッファメモリの可
変サイズの指定方式に置いて、信号処理に対する平均応
答時間を計測し、応答時間に応じて予め定めておいた割
当可変サイズを可変サイズバッファメモリに通知するこ
とを特徴とする請求項１記載の二重化装置間データ転送
能力調整方法。