JPS63142671A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラ半導体集積回路（ＩＣ）等における
静電破壊防止技術に関するものである。

〔従来技術〕

バイポーラＩＣの静電破壊防止については、本出願人に
かかわる特公昭５３−２１８３８公報に記載されており
、その概要はバイポーラＩＣの入力端子と入力回路（内
部回路）との間にトランジスタ動作を行う保護素子を入
れたもので、この保護素子は第３図に示すよ５に通常の
ｎｐｎトランジスタに似た構造を有し、エミッタに相当
するｎ型領域１の一端に入力端子５から配線２で接続さ
れ、このｎ型領域ｌの他端とベースに相当するｎ型領域
３を短絡した電極４が入力回路６に接続したものである
。たとえば入力端子５に負のサージ電圧が加わった場合
にｎ型領域１の抵抗成分によりこの領域内で電圧降下が
発生し、その降下した電位がｎ領域１とｐ領域３の短絡
部４を経由してｐ領域３に加わるためｐｎｎ接合は順方
向にバイアスされる。一方ｐ領域とコレクタに相当する
ｎ領域内のｐｎ接合には逆方向に電圧が加わっているた
めここにｎｐｎトランジスタが構成され、電流は実線の
矢印で示されるようにＣ４Ｂ−＋Ｅの経路で流れ入力回
路にサージ電圧が加わるのを防止できるものである。

また、入力端子５に正のサージ電圧が加わった場合は、
前記と同じ理由で、ｎ領域１がコレクタ、ｐ領域３がペ
ース、ｎ領域７がエミッタとなる逆方向ｎｐｎトランジ
スタが構成され、電流は逆方向（点線矢印）に流れて入
力回路はサージ電圧から保護されるものである。

〔発明が解決しようとする問題点〕

バイポーラ・リニアＩＣにおいては、一つの半導体チッ
プの表面にいくつかの機能ブロック別に分けられ、ｐｎ
接合アイ・ルージョン等によって電気的に分離された島
領域内に各ブロックが形成される。

そして、第４図に示すように上述したトランジスタ構造
の保護素子と同じ島領域内に保護される回路がある場合
、通常は保穫累子の直下と保護される入力回路の直下は
共通の高濃度ｎ　埋込層８で結合している。

このため、入力端子に負の電圧が加わったときに、保護
素子とｎ　埋込層８との間に寄生トランジスタＱが発生
し、保護される回路に設げられた高電位端子、たとえば
ＶＣＣ電極から共通のｎ　埋込層を通じて短絡による過
電流ｉが流れ入力端子へ接続する配線が断線する問題が
ある。

本発明は上記した問題点を克服するべくなされたもので
あり、その目的とするところは、静電破壊防止素子の負
荷短絡による過電流発生を防止する半導体装置の構造を
提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、半導体基体の同−島領域内に入力回路とこの
入力回路に一方の電極が接続され他方の電極が入力端子
に接続された静電破壊防止素子とを有し、上記素子の直
下の高濃度埋込層は同じ島領域内の上記入力回路直下の
高濃度埋込層から切り離されているものである。

〔作用〕

上記した手段によれば、静電破壊防止素子と同じ島領域
の入力回路とはそれぞれの直下の高濃度埋込層が切り離
されていることにより、入力端子と静電破壊防止素子と
の間の寄生トランジスタの抵抗が大きくなり過電流を阻
止できる。

〔実施例〕

第１図、第２図は本発明の一実施例を示すものであって
、第１図は同一半導体島領域内に、静電破壊防止素子と
入力回路とを有する半導体装置（ＩＣ）の一部平面図、
第２図は第１図における人−人視断面図である。

９は半導体チップ、１０はｐ−ＷＳｉ基板（サブストレ
ー））、１１はｐｎ接合を利用したアイソレーション部
である。７は基板ｌＯ上にエピタキシャル成長させたｎ
型Ｓｉ層で、アインレーシ３ノ部１１により囲まれた一
つの島領域をつくっている。Ｑｌは入力回路の一つであ
るｎｐｎ　トランジスタである。Ｑ、は静電破壊防止素
子でｎ＋層１と９層３とから構成される。ｎ　層１の一
方の電極は人形配線２を介して入力端子であるポンディ
ングパッド５に接続され、ｎ　層の他方の電極は９層３
と短絡され、人形配線４を介して入力回路であるｎｐｎ
　トランジスタＱ、のベース９層１２に接続される。１
３は入力回路であるトランジスタＱ、のコレクタｎ　層
でＶＣＣに接続される。

１４はｎｐｎトランジスタＱ、の直下に形成され＋ たｎ　埋込層である。１５は静電破壊防止素子Ｑ２の直
下に形成されたｎ　埋込層である。２つのｎ＋埋込層１
４と１５とは互いに切り離されている。

上記した実施例から下記のような作用効果が得られる。

（１）　　素子Ｑ、自体は従来のものと同じ構造であり
、第３図で説明したのと同様の理由により静電破壊防止
効果を有する。

（２）　　同じ島領域内に形成された入力回路のトラン
ジスタＱ、直下のｎ　埋込層１４と静電破壊防止素子Ｑ
１直下のｎ　埋込層１５とが切り離された部分で高抵抗
ｒｃが存在する。

（３）上記抵抗ｒｃが入力回路であるトランジスタＱｌ
の内部抵抗Ｒｃ及び素子Ｑ、の内部抵抗の和と同等又は
それよりも大きいことにより静電破壊防止素子の負荷短
絡による過電流を防止できる。

（４）埋込層１４と埋込層１５とを切り離すことについ
ては、埋込層の不純物イオン打込の過程で埋込拡散パタ
ーンを変えるのみでよく、プロセスの変更はなく実現で
きる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。

本発明はバイポーラ＋７　ニアＩＣに適用した場合にも
っとも大ぎい効果を有する。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、静電破壊防止素子で負荷短絡により過電流の
流れるのを防止し、配線を確保できる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示し、このうち
、第１図は静電破壊防止回路を有する半導体チップの一
部平面図であり、第２図は第１図におけるＡ−Ａ視断面
図である。 第３図は静電破壊防止素子の一例を示す断面図である。 第４図は静電破壊防止回路を有する半導体装置における
過電流の発生状態を示す断面図である。 １・・・ｎ　拡散層、２・・・配線、３・・・拡散層、
４・・・配線、５・・・入力端子、６・・・入力回路、
７・・・基体（又はエピタキシャルｎ層）、８・・・埋
込層、１４゜１５・・・埋込層、Ｑｌ　・・・入力回路
素子、Ｑ、・・・静電破壊防止素子。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 ／′ｏ６

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の同一島領域内に入力回路と、この入力
   回路に一方の電極が接続され他方の電極が入力端子に接
   続された静電破壊防止素子とを有し、上記素子の直下の
   高濃度埋込層は同じ島領域内の上記入力回路の直下の高
   濃度埋込層から分離されていることを特徴とする半導体
   装置。 ２、上記静電破壊防止素子はｎｐｎトランジスタのエミ
   ッタの一方の電極とベース電極とが短絡して上記内部回
   路に接続され、エミッタの他方の電極が入力端子接続さ
   れている特許請求の範囲第１項に記載の半導体装置。