JPS6313445A - パルス発生レ−トの安定化デバイス - Google Patents
パルス発生レ−トの安定化デバイスInfo
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- JPS6313445A JPS6313445A JP62153186A JP15318687A JPS6313445A JP S6313445 A JPS6313445 A JP S6313445A JP 62153186 A JP62153186 A JP 62153186A JP 15318687 A JP15318687 A JP 15318687A JP S6313445 A JPS6313445 A JP S6313445A
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- 230000000087 stabilizing effect Effects 0.000 title description 2
- 230000001960 triggered effect Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 4
- 230000007704 transition Effects 0.000 claims description 4
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000003068 static effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 7
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はエレクトロニクスの分野、特に伝送誤り率を決
定するためにディジタル伝送ラインで検出されるエラー
のカウントに係る。
定するためにディジタル伝送ラインで検出されるエラー
のカウントに係る。
免ｌへ１１
ディジタルリンクの伝送品質のモニタは、誤り率、即ち
伝送ビット数に対するエラー数の測定によって行なわれ
る。エラー数はラインのコード侵入によって示される。
伝送ビット数に対するエラー数の測定によって行なわれ
る。エラー数はラインのコード侵入によって示される。
ラインのコード侵入は通常は極めて間隔をあけて発生す
るがバーストで発生することもある。これらは１ビツト
の持続時間の長さく数１０ナノ秒（ｎｓ）からｉｎｓ又
はそれ以下）と同じオーダの極めて短い持続時間をもつ
パルスによって示されるので、定期的にカウントされる
必要がある。
るがバーストで発生することもある。これらは１ビツト
の持続時間の長さく数１０ナノ秒（ｎｓ）からｉｎｓ又
はそれ以下）と同じオーダの極めて短い持続時間をもつ
パルスによって示されるので、定期的にカウントされる
必要がある。
実際、かかるカウントを行なうには、測定すべき最大誤
り率に対応する平均誤り発生率をもつように構成されし
かもパルス自体の極めて短い持続時間には反応しない程
度に遅いマイクロプロセッサ回路を用いる。このマイク
ロプロセッサ回路の手前にパルス拡大回路を配備するが
、このパルス拡大回路は１つの拡大パルスの持続時間よ
り短い時間間隔に発生したパルスをつなげてしまうので
、複数のエラーが極めて接近して発生したときに１つの
エラーしか検出できないという欠点をもつ。
り率に対応する平均誤り発生率をもつように構成されし
かもパルス自体の極めて短い持続時間には反応しない程
度に遅いマイクロプロセッサ回路を用いる。このマイク
ロプロセッサ回路の手前にパルス拡大回路を配備するが
、このパルス拡大回路は１つの拡大パルスの持続時間よ
り短い時間間隔に発生したパルスをつなげてしまうので
、複数のエラーが極めて接近して発生したときに１つの
エラーしか検出できないという欠点をもつ。
本発明の目的は、パルス拡大回路の前記欠点がなく、ま
たコストを抑え消費電力を節約できるように高速チクノ
ロシイの回路を最小限しか使用しないデバイスをパルス
拡大回路に代替して使用することである。
たコストを抑え消費電力を節約できるように高速チクノ
ロシイの回路を最小限しか使用しないデバイスをパルス
拡大回路に代替して使用することである。
発Ｊ眩２ＪＩＪＬ
本発明の目的は、２つのカウンタをベースとし１つのカ
ウンタが非同期パルス発生の不規則なレー１〜で作動し
もう１つのカウンタが追跡論理回路に対応する非同期パ
ルスの許容平均レートに少なくとも等しい規則的なレー
トで作動する非同期パルスの発生レートの安定化デバイ
スを提供することである。本発明のデバイスは、 一非同期パルスを受信するカウント入力と、禁止入力と
、並列出力と、非同期パルス連続の最大周波数と適合す
る動作速度の初期段とをもつ非同期型の第１パルスカウ
ンタと、 一禁止入力をもち安定化されたレートで出力にパルスを
送出する発振器と、 一発振器のパルスを受信するカウント入力と並列出力と
をもつ第２パルスカウンタと、 −２ツのカウンタの等しい桁（ｓｉｇｎｉｆ １ｃａｎ
ｃｅ）の出力に接続された比較入力と、発振器の禁止入
力に接続された一致検出出力とをもち２つのカウンタの
カウント数が一致すると発振器を禁止する比較器と、 −２つのカウンタの出力によって制御され第１カウンタ
が第２カウンタを追越すおそれがあるときに第１カウン
タを禁止すべく前記第１カウンタの禁止入力に作用する
追越し禁止用制御論理回路とを含む。
ウンタが非同期パルス発生の不規則なレー１〜で作動し
もう１つのカウンタが追跡論理回路に対応する非同期パ
ルスの許容平均レートに少なくとも等しい規則的なレー
トで作動する非同期パルスの発生レートの安定化デバイ
スを提供することである。本発明のデバイスは、 一非同期パルスを受信するカウント入力と、禁止入力と
、並列出力と、非同期パルス連続の最大周波数と適合す
る動作速度の初期段とをもつ非同期型の第１パルスカウ
ンタと、 一禁止入力をもち安定化されたレートで出力にパルスを
送出する発振器と、 一発振器のパルスを受信するカウント入力と並列出力と
をもつ第２パルスカウンタと、 −２ツのカウンタの等しい桁（ｓｉｇｎｉｆ １ｃａｎ
ｃｅ）の出力に接続された比較入力と、発振器の禁止入
力に接続された一致検出出力とをもち２つのカウンタの
カウント数が一致すると発振器を禁止する比較器と、 −２つのカウンタの出力によって制御され第１カウンタ
が第２カウンタを追越すおそれがあるときに第１カウン
タを禁止すべく前記第１カウンタの禁止入力に作用する
追越し禁止用制御論理回路とを含む。
好適具体例において、２つのカウンタは２Ｎ−１〔Ｎは
ｌより大きい整数〕に等しい容量をもつ。追越し禁止用
制御論理回路は、第２カウンタの桁２Ｎ−１の出力の論
理レベルが１のとき静止状態に維持され第１カウンタの
桁２Ｎ−１の出力の論理レベルが１がらＯに遷移すると
第１カウンタの禁止命令を発生すべくトリガされる第１
フリップフロップと、第２カウンタの桁２Ｎ−１の出力
の論理レベルが０のとき静止状態に維持され第１カウン
タの桁２Ｎ−１の出力の論理レベルが０から１に遷移す
ると第１カウンタの禁止命令を発生すべくトリガされる
第２フリップフロップとを含む。
ｌより大きい整数〕に等しい容量をもつ。追越し禁止用
制御論理回路は、第２カウンタの桁２Ｎ−１の出力の論
理レベルが１のとき静止状態に維持され第１カウンタの
桁２Ｎ−１の出力の論理レベルが１がらＯに遷移すると
第１カウンタの禁止命令を発生すべくトリガされる第１
フリップフロップと、第２カウンタの桁２Ｎ−１の出力
の論理レベルが０のとき静止状態に維持され第１カウン
タの桁２Ｎ−１の出力の論理レベルが０から１に遷移す
ると第１カウンタの禁止命令を発生すべくトリガされる
第２フリップフロップとを含む。
本発明の別の特徴及び利点は添付図面に示す非限定具体
例に基づく以下の記載より明らかにされるであろう。
例に基づく以下の記載より明らかにされるであろう。
良１匠
第１図のデバイスは、レートを安定化させるべき非同期
パルス列をカウント人力２に受信する第１カウンタ＾（
符号１）と、非同期パルスの許容される平均発生レート
以上の選択された安定化レートで作動する発振器５の出
力パルスをカウント人力４に受信する第２カウンタＢ（
符号３）と、カウンタ八及びＢの等しい桁の出力１，２
．、、、、Ｈに接続された入力をもち発振器５の禁止人
力８に接続された一致検出出カフをもつ比較器６と、カ
ウンタ＾及びＢの最上位出力に接続された入力１０．１
１をもちカウンタ＾の禁止入力１３に接続された出力１
２をもつ追越し禁止用副御論理回路とを含む。
パルス列をカウント人力２に受信する第１カウンタ＾（
符号１）と、非同期パルスの許容される平均発生レート
以上の選択された安定化レートで作動する発振器５の出
力パルスをカウント人力４に受信する第２カウンタＢ（
符号３）と、カウンタ八及びＢの等しい桁の出力１，２
．、、、、Ｈに接続された入力をもち発振器５の禁止人
力８に接続された一致検出出カフをもつ比較器６と、カ
ウンタ＾及びＢの最上位出力に接続された入力１０．１
１をもちカウンタ＾の禁止入力１３に接続された出力１
２をもつ追越し禁止用副御論理回路とを含む。
第１カウンタＡは非同期型のカウンタである。非同期パ
ルス連続の最大周波数と適合し得る動作速度をもつこと
が必要な初期段だけは高速技術で作成されてもよい。カ
ウンタＡｃ、ｔ２Ｎ−１〔Ｎは１より大きい整数〕の容
量をもち非同期パルス発生の不規則なレートで増分され
る。電源が入るとく図示しない）制御信号によって零に
初期設定される。
ルス連続の最大周波数と適合し得る動作速度をもつこと
が必要な初期段だけは高速技術で作成されてもよい。カ
ウンタＡｃ、ｔ２Ｎ−１〔Ｎは１より大きい整数〕の容
量をもち非同期パルス発生の不規則なレートで増分され
る。電源が入るとく図示しない）制御信号によって零に
初期設定される。
第２カウンタＢは第１カウンタ＾と同じ２Ｎ−１の容量
をもちカウンタ＾の値を追跡するように発振器５のレー
トで規則的に増分される。比較器が２つのカウンタ内の
カウント数の一致を検出する度毎に発振器５が比較器６
によって禁止されるので、カウンタＢがカウンタ＾の値
を追越すことはない。電源が入るとカウンタＢも（図示
しない）制御信号によって同様に零に初期設定される。
をもちカウンタ＾の値を追跡するように発振器５のレー
トで規則的に増分される。比較器が２つのカウンタ内の
カウント数の一致を検出する度毎に発振器５が比較器６
によって禁止されるので、カウンタＢがカウンタ＾の値
を追越すことはない。電源が入るとカウンタＢも（図示
しない）制御信号によって同様に零に初期設定される。
デバイスが飽和した場合、第１カウンタ＾が第２カウン
タＢを追越し易くなるので制御論理回路が介入する。か
かる追越しは、非同期パルスの数が発振器５によって供
給されるパルスの数を２Ｎ又は２Ｎの倍数だけ上回ると
きに生じる。かかる追越しを放置すると、各追越しのと
きにデバイスの出力で計数されるパルス数に急激な２Ｎ
のエラーが発生する。この欠点を是正するために、制御
論理回路は、第１カウンタ＾が第２カウンタＢに極度に
接近する度毎に第１カウンタ＾を一時的に禁止し、これ
により飽和警告を与え、飽和現象が消去されると直ちに
計数されるパルス数の増加を停止させパルス数の急激な
エラーが生じないようにする。
タＢを追越し易くなるので制御論理回路が介入する。か
かる追越しは、非同期パルスの数が発振器５によって供
給されるパルスの数を２Ｎ又は２Ｎの倍数だけ上回ると
きに生じる。かかる追越しを放置すると、各追越しのと
きにデバイスの出力で計数されるパルス数に急激な２Ｎ
のエラーが発生する。この欠点を是正するために、制御
論理回路は、第１カウンタ＾が第２カウンタＢに極度に
接近する度毎に第１カウンタ＾を一時的に禁止し、これ
により飽和警告を与え、飽和現象が消去されると直ちに
計数されるパルス数の増加を停止させパルス数の急激な
エラーが生じないようにする。
第２図は制御論理回路の１つの具体例を示す。
第１カウンタ＾は論理レベル１で禁止命令を能動化する
ように構成されているので、制御論理回路は、第２カウ
ンタＢのカウント状態がモジュロ２Ｎで０〜２Ｎ−１−
１である間に第１カウンタ＾がモジュロ２ＮでＯに達す
か、又は第２カウンタＢのカウント状層がモジュロ２Ｎ
で２Ｎ−１から２′−１である間に第１カウンタ＾がモ
ジュロ２Ｎで２Ｎ−１に達したときに第１カウンタ＾の
禁止命令を発生する。このために該回路は２つのＤ形フ
リップフロップ２０．２１をもち、各フリップフロップ
のｑ出力はＯＲ論理ゲート２２を介して制御論理回路の
出力１２に接続されている。
ように構成されているので、制御論理回路は、第２カウ
ンタＢのカウント状態がモジュロ２Ｎで０〜２Ｎ−１−
１である間に第１カウンタ＾がモジュロ２ＮでＯに達す
か、又は第２カウンタＢのカウント状層がモジュロ２Ｎ
で２Ｎ−１から２′−１である間に第１カウンタ＾がモ
ジュロ２Ｎで２Ｎ−１に達したときに第１カウンタ＾の
禁止命令を発生する。このために該回路は２つのＤ形フ
リップフロップ２０．２１をもち、各フリップフロップ
のｑ出力はＯＲ論理ゲート２２を介して制御論理回路の
出力１２に接続されている。
２つのＤ形フリップフロップは、立ち上がりを検出する
クロック入力と相補的リセット（帰零）入力とをもつ。
クロック入力と相補的リセット（帰零）入力とをもつ。
第１フリップフロップ２０のクロック入力は、インバー
タ２３と制御論理回路の入力１０とを介して第１カウン
タ＾の桁２Ｎ−１の出力に接続され、一方り入力及びリ
セット入力は、ＮＯＲ論理ゲート２４と制御論理回路の
入力１１とを介して第２カウンタＢの桁２１１−１の出
力に接続されている。第２フリップフロップ２１のタロ
ツク入力は制御論理回路の入力１０を介して第１カウン
タ＾の桁２Ｎ−１の出力に接続され、一方り入力及びリ
セット入力は制御回路の入力１１を介して第２カウンタ
Ｂの桁２１１−１の出力に接続されている。
タ２３と制御論理回路の入力１０とを介して第１カウン
タ＾の桁２Ｎ−１の出力に接続され、一方り入力及びリ
セット入力は、ＮＯＲ論理ゲート２４と制御論理回路の
入力１１とを介して第２カウンタＢの桁２１１−１の出
力に接続されている。第２フリップフロップ２１のタロ
ツク入力は制御論理回路の入力１０を介して第１カウン
タ＾の桁２Ｎ−１の出力に接続され、一方り入力及びリ
セット入力は制御回路の入力１１を介して第２カウンタ
Ｂの桁２１１−１の出力に接続されている。
第２カウンタＢの桁２Ｎ−１の出力が論理レベルＯのと
き、第２カウンタＢは容量の前半部分に含まれるカウン
ト数を含む。第２フリップフロップ２１が禁止され、か
つ能動状態の第１フリップフロップ２０は第１カウンタ
＾の桁；）＋−１の出力が論理レベル１がら０に移る度
毎に、即ち第１カウンタ＾の容量がオーバーフローする
度毎にトリガされ得る。
き、第２カウンタＢは容量の前半部分に含まれるカウン
ト数を含む。第２フリップフロップ２１が禁止され、か
つ能動状態の第１フリップフロップ２０は第１カウンタ
＾の桁；）＋−１の出力が論理レベル１がら０に移る度
毎に、即ち第１カウンタ＾の容量がオーバーフローする
度毎にトリガされ得る。
第２カウンタＢの桁２Ｎ−１の出力が論理レベル１のと
き、第２カウンタＢは容量の後半部分に含まれるカウン
ト数を含む、第１フリップフロップ２０が禁止され、か
つ能動状態の第２フリップフロップは第１カウンタ＾の
桁２Ｎ−１の出力が論理レベル０から１に移る度毎に、
即ちカウンタ＾の容量の半分がオーバーフローする度毎
にトリガされ得る。
き、第２カウンタＢは容量の後半部分に含まれるカウン
ト数を含む、第１フリップフロップ２０が禁止され、か
つ能動状態の第２フリップフロップは第１カウンタ＾の
桁２Ｎ−１の出力が論理レベル０から１に移る度毎に、
即ちカウンタ＾の容量の半分がオーバーフローする度毎
にトリガされ得る。
言い替えると、第１フリップフロップ２０は、第１カウ
ンタがモジュロ２Ｎの０に達し同時に第２カウンタＢが
容量の前半部分に存在しカウント数がモジュロ２′で０
から２Ｎ−’−１の範囲のときに第１カウンタ＾の禁止
命令を発生する。この命令はカウンタＢがモジュロ２Ｎ
で２１１−１に達するまで維持され、この値に達すると
命令が抑制される。第２フリップフロップ２１は、カウ
ンタ＾がモジュロ２Ｎで２１１に達し同時に第２カウン
タＢが容量の後半部分に存在しカウント数がモジュロ２
Ｎで２１１−１から２Ｎ−１の範囲のときに第１カウン
タへの禁止命令を発生する。この命令はカウンタＢがモ
ジュロ２Ｎで０に達するまで維持され、この値に達する
と命令が抑制される。
ンタがモジュロ２Ｎの０に達し同時に第２カウンタＢが
容量の前半部分に存在しカウント数がモジュロ２′で０
から２Ｎ−’−１の範囲のときに第１カウンタ＾の禁止
命令を発生する。この命令はカウンタＢがモジュロ２Ｎ
で２１１−１に達するまで維持され、この値に達すると
命令が抑制される。第２フリップフロップ２１は、カウ
ンタ＾がモジュロ２Ｎで２１１に達し同時に第２カウン
タＢが容量の後半部分に存在しカウント数がモジュロ２
Ｎで２１１−１から２Ｎ−１の範囲のときに第１カウン
タへの禁止命令を発生する。この命令はカウンタＢがモ
ジュロ２Ｎで０に達するまで維持され、この値に達する
と命令が抑制される。
論理ＮＯＲゲート２４に関してはデバイスの作動中に入
力１１に反転機能を与えることだけ説明したが、論理Ｎ
ＯＲゲート２４は更に、電源が入った制御論理回路を第
２人力によって起動し得る。即ち、ＮＯＲゲートの第２
人力は、ＲＣ直列回路２５．２６と符号反転増幅器２７
とから形成された電源接続回路に接続され、第１フリッ
プフロップ２０をゼロリセットし、電源を入れたので零
に初期設定された第２カウンタＢの桁２Ｎ−１の出力に
存在する論理レベルＯによって第２フリップフロップ２
１をリセットする。
力１１に反転機能を与えることだけ説明したが、論理Ｎ
ＯＲゲート２４は更に、電源が入った制御論理回路を第
２人力によって起動し得る。即ち、ＮＯＲゲートの第２
人力は、ＲＣ直列回路２５．２６と符号反転増幅器２７
とから形成された電源接続回路に接続され、第１フリッ
プフロップ２０をゼロリセットし、電源を入れたので零
に初期設定された第２カウンタＢの桁２Ｎ−１の出力に
存在する論理レベルＯによって第２フリップフロップ２
１をリセットする。
注目すべきは、電源を入れたときのカウンタ＾及びＢの
初期設定は、図示しない結線を介してこれらカウンタの
リセット入力に与えられる符号反転増幅器２７の出力信
号を用いて同じ電源接続回路によって行なわれることで
ある。
初期設定は、図示しない結線を介してこれらカウンタの
リセット入力に与えられる符号反転増幅器２７の出力信
号を用いて同じ電源接続回路によって行なわれることで
ある。
デバイスの寸法設定、即ちカウンタに与えるべき容量と
発振器に選択すべき周波数とは、使用条件次第である。
発振器に選択すべき周波数とは、使用条件次第である。
前記のごときディジタル伝送チャネルのラインで検出さ
れるエラーをカウントする場合には、例えば、誤り検出
率が毎秒１０−’以上、即ちライン伝送速度の１０−コ
倍までカウントできることが要求される。従って、発振
器の周波数はライン伝送速度の１０−３倍の値でありカ
ウンタの容量は発振器の毎秒のサイクル数に等しい値で
あればよく、このときレート安定化デバイスはエラー信
すの処理速度と適合させ得る。従って、５Ｂ７６８コー
ドを使用し１６８Ｍビット／秒のライン伝送速度を与え
る従来の１４０Ｍビット／秒のディジタルシステムの場
合、２１８のオーダの容量を６つカウンタを選択でき、
発振器周波数としてはエラー信号パルス連続の周波数１
６８８）１ｚよりもマイクロプロセッサシステムに適応
し易い周波数１６８ｋＨｚを選択できる。
れるエラーをカウントする場合には、例えば、誤り検出
率が毎秒１０−’以上、即ちライン伝送速度の１０−コ
倍までカウントできることが要求される。従って、発振
器の周波数はライン伝送速度の１０−３倍の値でありカ
ウンタの容量は発振器の毎秒のサイクル数に等しい値で
あればよく、このときレート安定化デバイスはエラー信
すの処理速度と適合させ得る。従って、５Ｂ７６８コー
ドを使用し１６８Ｍビット／秒のライン伝送速度を与え
る従来の１４０Ｍビット／秒のディジタルシステムの場
合、２１８のオーダの容量を６つカウンタを選択でき、
発振器周波数としてはエラー信号パルス連続の周波数１
６８８）１ｚよりもマイクロプロセッサシステムに適応
し易い周波数１６８ｋＨｚを選択できる。
本発明の範囲内で幾つかの構成を変更し幾つかの手段を
等価の手段によって代替することが可能である。
等価の手段によって代替することが可能である。
第１図は本発明デバイスの概略説明図、第２図は第１図
の追越し禁止用論理回路の詳細図である。 １・・・・・・カウンタΔ、３・・・・・・カウンタＢ
、５・・・・・・発振器、６・・・・・・比較器、９・
・・・・・制御論理回路、２０・・・・・・第１フリツ
プフロツフ責第１手段）、２１・・・・・・第２フリッ
プフロップ（第２手段）。 ＦＩＧ、Ｉ ＦＩＧ、２ 手続ネ市正書 昭和６２年７月２２１ ５″ｎＷｃ＠ ｔ’゛ｍ ＪＲ＊ ｆｉｎ
ゆ１、事件の表示 昭和６２年持訂願第１５３１
８６号２．５？明の名称 パルス発生レートの安定化
デバイス３、補正をする者 事件との関係 特許出願人 名 称 アルカチル・シト ５、補正命令の日付 自 梵 ６、補正により増加する発明の数 ７、補正の対象 明ＩＩＩ山 ８、補正の内容 （１）明細３中、特許請求の範囲を別紙の通り補正する
。 ２、特許請求の範囲 （１） −非同期パルスを受信するカウント入力と、禁
止入力と、並列出力と、非同期パルス連続の最大周波数
と適合する動作速度の初期段とをもつ非同期型の第１パ
ルスカウンタと、 一禁止入力をもち安定化されたレートで出力にパルスを
送出する発振器と、 一発振器のパルスを受信するカウント入力と並列出力と
をもつ第２パルスカウンタと、 −２つのカウンタの等しい桁の出力に接続された比較入
力と、発振器の禁止入力に接続された一致検出出力とを
もち２つのカウンタのカウント状態が一致すると発振器
を禁止する比較器と、−２つのカウンタの出力によって
制御され第１カウンタが第２カウンクを追越すおそれが
あるときに第１カウンタを禁止すべく前記第１カウンタ
の禁止入力に作用する追越し禁止用制御論理回路とを含
む非同期パルスの発生レートの安定化デバイス。 （２）２“−［Ｎは１より大きい整数〕に少なくとも等
しい容量をもつ２つのカウンタを備え、追越し禁止用制
御論理回路が、第１カウンタがモジュロ２Ｎの０に達し
同時に第２カウンタのカウント状態がモジュロ２ＮでＯ
から２Ｎ−’ −１の範囲のときに第１カウンタの禁止
命令を発生し、第２カウンタがモジュロ２Ｗで二に達す
るときのみ命令を停止する第１手段と、第１カウンタが
モジュロ２Ｎで２Ｎ−１に達し同時に第２カウンタのカ
ウント状態がモジュロ２Ｎで２Ｎ−１から２Ｎ−１の範
囲のときに第１カウンタの禁止命令を発生し、第２カウ
ンタが−モジュロ２Ｈ″′ｃｏに達するときのみ命令を
停止する第２手段とを含むことを特徴とする特許請求の
範囲第１項に記載のデバイス。 （３）前記第１手段が、第２カウンタの桁２Ｎ−１の出
力の論理レベルが１のとき静止状態に維持され第１カウ
ンタの桁２Ｎ−１の出力の論理レベルが１から０に遷移
するとトリガされる第１フリップフロップを、前記第２
手段が第２カウンタの桁２Ｎ−１の出力の論理レベルが
Ｏのとき静止状態に維持され第１カウンタの桁２Ｎ−１
の出力の論理レベルが０から１に遷移するとトリガされ
る第２フリップフロップを含むことを特徴とする特許請
求の範囲第２項に記載のデバイス。
の追越し禁止用論理回路の詳細図である。 １・・・・・・カウンタΔ、３・・・・・・カウンタＢ
、５・・・・・・発振器、６・・・・・・比較器、９・
・・・・・制御論理回路、２０・・・・・・第１フリツ
プフロツフ責第１手段）、２１・・・・・・第２フリッ
プフロップ（第２手段）。 ＦＩＧ、Ｉ ＦＩＧ、２ 手続ネ市正書 昭和６２年７月２２１ ５″ｎＷｃ＠ ｔ’゛ｍ ＪＲ＊ ｆｉｎ
ゆ１、事件の表示 昭和６２年持訂願第１５３１
８６号２．５？明の名称 パルス発生レートの安定化
デバイス３、補正をする者 事件との関係 特許出願人 名 称 アルカチル・シト ５、補正命令の日付 自 梵 ６、補正により増加する発明の数 ７、補正の対象 明ＩＩＩ山 ８、補正の内容 （１）明細３中、特許請求の範囲を別紙の通り補正する
。 ２、特許請求の範囲 （１） −非同期パルスを受信するカウント入力と、禁
止入力と、並列出力と、非同期パルス連続の最大周波数
と適合する動作速度の初期段とをもつ非同期型の第１パ
ルスカウンタと、 一禁止入力をもち安定化されたレートで出力にパルスを
送出する発振器と、 一発振器のパルスを受信するカウント入力と並列出力と
をもつ第２パルスカウンタと、 −２つのカウンタの等しい桁の出力に接続された比較入
力と、発振器の禁止入力に接続された一致検出出力とを
もち２つのカウンタのカウント状態が一致すると発振器
を禁止する比較器と、−２つのカウンタの出力によって
制御され第１カウンタが第２カウンクを追越すおそれが
あるときに第１カウンタを禁止すべく前記第１カウンタ
の禁止入力に作用する追越し禁止用制御論理回路とを含
む非同期パルスの発生レートの安定化デバイス。 （２）２“−［Ｎは１より大きい整数〕に少なくとも等
しい容量をもつ２つのカウンタを備え、追越し禁止用制
御論理回路が、第１カウンタがモジュロ２Ｎの０に達し
同時に第２カウンタのカウント状態がモジュロ２ＮでＯ
から２Ｎ−’ −１の範囲のときに第１カウンタの禁止
命令を発生し、第２カウンタがモジュロ２Ｗで二に達す
るときのみ命令を停止する第１手段と、第１カウンタが
モジュロ２Ｎで２Ｎ−１に達し同時に第２カウンタのカ
ウント状態がモジュロ２Ｎで２Ｎ−１から２Ｎ−１の範
囲のときに第１カウンタの禁止命令を発生し、第２カウ
ンタが−モジュロ２Ｈ″′ｃｏに達するときのみ命令を
停止する第２手段とを含むことを特徴とする特許請求の
範囲第１項に記載のデバイス。 （３）前記第１手段が、第２カウンタの桁２Ｎ−１の出
力の論理レベルが１のとき静止状態に維持され第１カウ
ンタの桁２Ｎ−１の出力の論理レベルが１から０に遷移
するとトリガされる第１フリップフロップを、前記第２
手段が第２カウンタの桁２Ｎ−１の出力の論理レベルが
Ｏのとき静止状態に維持され第１カウンタの桁２Ｎ−１
の出力の論理レベルが０から１に遷移するとトリガされ
る第２フリップフロップを含むことを特徴とする特許請
求の範囲第２項に記載のデバイス。
Claims (3)
- （１）−非同期パルスを受信するカウント入力と、禁止
入力と、並列出力と、非同期パルス連続の最大周波数と
適合する動作速度の初期段とをもつ非同期型の第１パル
スカウンタと、 −禁止入力をもち安定化されたレートで出力にパルスを
送出する発振器と、 −発振器のパルスを受信するカウント入力と並列出力と
をもつ第２パルスカウンタと、 −２つのカウンタの等しい桁の出力に接続された比較入
力と、発振器の禁止入力に接続された一致検出出力とを
もち２つのカウンタのカウント数が一致すると発振器を
禁止する比較器と、 −２つのカウンタの出力によって制御され第１カウンタ
が第２カウンタを追越すおそれがあるときに第１カウン
タを禁止すべく前記第１カウンタの禁止入力に作用する
追越し禁止用制御論理回路とを含む非同期パルスの発生
レートの安定化デバイス。 - （２）２＾Ｎ−１〔Ｎは１より大きい整数〕に少なくと
も等しい容量をもつ２つのカウンタを備え、追越し禁止
用制御論理回路が、第１カウンタがモジュロ２＾Ｎの０
に達し同時に第２カウンタのカウント状態がモジュロ２
＾Ｎで０から２＾Ｎ＾−＾１−１の範囲のときに第１カ
ウンタの禁止命令を発生し、第２カウンタがモジュロ２
＾Ｎで２＾Ｎ−１に達すると命令を停止する第１手段と
、第１カウンタがモジュロ２＾Ｎで２＾Ｎ＾−＾１に達
し同時に第２カウンタのカウント状態がモジュロ２＾Ｎ
で２＾Ｎ＾−＾１から２＾Ｎ−１の範囲のときに第１カ
ウンタの禁止命令を発生し、第２カウンタＢがモジュロ
２＾Ｎで０に達すると命令を停止する第２手段とを含む
ことを特徴とする特許請求の範囲第１項に記載のデバイ
ス。 - （３）前記第１手段が、第２カウンタの桁２＾Ｎ＾−＾
１の出力の論理レベルが１のとき静止状態に維持され第
１カウンタの桁２＾Ｎ＾−＾１の出力の論理レベルが１
から０に遷移するとトリガされる第１フリップフロップ
を、前記第２手段が第２カウンタの桁２＾Ｎ＾−＾１の
出力の論理レベルが０のとき静止状態に維持され第１カ
ウンタの桁２＾Ｎ＾−＾１の出力の論理レベルが０から
１に遷移するとトリガされる第２フリップフロップを含
むことを特徴とする特許請求の範囲第２項に記載のデバ
イス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8608859 | 1986-06-19 | ||
| FR8608859A FR2600471B1 (fr) | 1986-06-19 | 1986-06-19 | Dispositif de stabilisation du rythme d'apparition d'impulsions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313445A true JPS6313445A (ja) | 1988-01-20 |
Family
ID=9336482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62153186A Pending JPS6313445A (ja) | 1986-06-19 | 1987-06-19 | パルス発生レ−トの安定化デバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4780895A (ja) |
| EP (1) | EP0249929B1 (ja) |
| JP (1) | JPS6313445A (ja) |
| CA (1) | CA1271535A (ja) |
| DE (1) | DE3773755D1 (ja) |
| FR (1) | FR2600471B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2626687B1 (fr) * | 1988-02-02 | 1990-05-25 | Commissariat Energie Atomique | Comparateur numerique, ratiometre numerique et analyseur d'amplitude comportant de tels ratiometres |
| JP2513276B2 (ja) * | 1988-06-10 | 1996-07-03 | 日本電気株式会社 | 位相同期ル―プ |
| US5060244A (en) * | 1989-07-28 | 1991-10-22 | Texas Instruments Incorporated | Method and apparatus for indicating when the total in a counter reaches a given number |
| US5045801A (en) * | 1990-05-29 | 1991-09-03 | The United States Of America As Represented By The Secretary Of The Air Force | Metastable tolerant asynchronous interface |
| US5164969A (en) * | 1991-07-12 | 1992-11-17 | Hewlett-Packard Company | Programmable max/min counter for performance analysis of computer systems |
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| US5528183A (en) * | 1994-02-04 | 1996-06-18 | Lsi Logic Corporation | Serial clock synchronization circuit |
| US5657361A (en) * | 1994-09-06 | 1997-08-12 | Fujitsu Limited | Variant frequency detector circuit |
| CN111443326B (zh) * | 2020-04-10 | 2022-08-19 | 国网浙江省电力有限公司营销服务中心 | 电能表自动化检定流水线运行节拍诊断系统及其工作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL122610C (ja) * | 1959-02-18 | |||
| US3720910A (en) * | 1970-02-25 | 1973-03-13 | Century Geophysical Corp | High resolution telemetry for random pulse outputs |
| US4089060A (en) * | 1976-10-15 | 1978-05-09 | Mitchell Donald K | Digital logarithmic apparatus |
| US4345211A (en) * | 1980-09-15 | 1982-08-17 | Rockwell International Corporation | Digital phaselock demodulator |
| DE3321530A1 (de) * | 1983-06-15 | 1984-12-20 | Diehl Gmbh & Co | Verfahren zur erzeugung von steuersignalen in einer vorgebbaren phasenlage, schaltungsanordnung zur durchfuehrung des verfahrens und verwendung der schaltungsanordnung |
| US4628269A (en) * | 1984-05-23 | 1986-12-09 | Motorola, Inc. | Pulse detector for missing or extra pulses |
| US4639680A (en) * | 1985-04-12 | 1987-01-27 | Sperry Corporation | Digital phase and frequency detector |
-
1986
- 1986-06-19 FR FR8608859A patent/FR2600471B1/fr not_active Expired
-
1987
- 1987-06-16 EP EP87108623A patent/EP0249929B1/fr not_active Expired - Lifetime
- 1987-06-16 DE DE8787108623T patent/DE3773755D1/de not_active Expired - Fee Related
- 1987-06-18 CA CA000540054A patent/CA1271535A/fr not_active Expired - Fee Related
- 1987-06-19 US US07/063,940 patent/US4780895A/en not_active Expired - Fee Related
- 1987-06-19 JP JP62153186A patent/JPS6313445A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2600471B1 (fr) | 1988-08-26 |
| EP0249929B1 (fr) | 1991-10-16 |
| EP0249929A1 (fr) | 1987-12-23 |
| US4780895A (en) | 1988-10-25 |
| DE3773755D1 (de) | 1991-11-21 |
| FR2600471A1 (fr) | 1987-12-24 |
| CA1271535A (fr) | 1990-07-10 |
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