JPS63133721A - ブロツクアドレス検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野） 本発明は、例えばＤＡＴ　（デジタル・オーディオ・テ
ープレコーダ）やデジタル・ビデオ・テープレコーダ等
、ブロック単位で伝送されるデジタルデータに対して各
ブロックの順序を示す規則的に変化するブロックアドレ
スを付加した形で伝送する場合において、データ系列か
ら正確なブロックアドレスを検出するブロックアドレス
検出回路に関する。

［従来技術とその問題点］ デジタル・オーディオ信号を録音／再生するＤＡＴにお
いては、ブロック単位で伝送されるデジタルデータに対
して各ブロックの順序を示す規則的に変化するブロック
アドレスを付加した形で伝送するようにしている。この
場合、例えば同期信号８ビツト、ＩＤコード８ビツト、
ブロックアドレス８ビツト、パリティ８ビツト、データ
３２×８ビツトを１ブロツクとして録音／再生を行なっ
ている。上記のデータ構成においてパリティはＩＤコー
ドとブロックアドレスに対するものであり、また、デー
タはＰＣＭ化したデジタル・オーディオデータと誤り訂
正符号からなるものである。

上記ブロックデータ中に含まれるブロックアドレスは、
デ・インタリーブ等の再生データ処理に極めて重要なも
のである。しかし、ブロックアドレス自体が誤って再生
された場合には、返って誤りが増すことになってしまう
。このためブロックアドレスは、高い信頼性が要求され
る。再生時にドロップアウトやランダムノイズ等により
ブロックアドレスが誤った場合、再生データが欠落する
ことになるので、従来ではブロックアドレスの規則性を
利用して補間している。すなわち、前回と今回のブロッ
クアドレスの差をとってその差が一定値となるようにブ
ロックアドレスを書き直している。この場合、前回ブロ
ックアドレス値というもの自体の信頼性が分らないまま
に差の検出を行なって今回のブロックアドレス値を推測
し補間しており、この為、信頼性の高いブロックアドレ
スが得られないという問題があった。

［発明の目的］ 本発明は上記実情に鑑みてなされたもので、ブロック単
位で伝送されるデジタルデータに対して各ブロックの順
序を示す規則的に変化するブロックアドレスを付加した
形で伝送する場合において、ブロックアドレス値の推測
の信頼性を向上させると共に、再生データ中のランダム
エラー及びバーストエラーによりブロックアドレス値が
不確実なものとなった場合にはそのブロックデータを採
用しないように判定制御することにより、次段の誤り訂
正処理における誤訂正を未然に防止することができるブ
ロックアドレス検出回路を提供することを目的とする。

［発明の要点］ 本発明は、ブロック単位で伝送されるデジタルデータに
対して各ブロックの順序を示す規則的に変化するブロッ
クアドレスを付加した形で伝送されるデータ系列から正
確なブロックアドレスを検出するブロックアドレス検出
回路において、前回伝送されたブロックアドレスのパリ
ティチェック結果及び今回伝送されるブロックアドレス
のパリティチェック結果を保持する第１の手段と、前回
伝送もしくは推測されたブロックアドレスと今回伝送さ
れるブロックアドレスとの間の規則性を判定する第２の
手段と、データ伝送が開始されてから上記第１及び第２
の手段により得られるデータからブロックアドレスが正
しく安定して検出されたことを検出する第３の手段と、
伝送されるデータ系列中のバーストエラーを検出する第
４の手段と、データ系列中の初めのブロックアドレスと
しては今回伝送されるブロックアドレスを出力し、上記
第３の手段により安定状態が検出された後は前回値をも
とに今回値を推測した値を出力する第５の手段と、上記
第１ないし第４の手段の結果から上記第５の手段から出
力されるブロックアドレスを採用するか否かを判定制御
する第６の手段とを具備したことを特徴とするものであ
る。

［発明の実施例］ 以下、図面を参照して本発明の一実施例を説明する。ま
ず、第１図及び第２図によりＤＡＴにおけるテープ記録
状態及び記録フォーマットについて説明する。第１図は
、テープ記録状態を示すもので、磁気テープ１上には、
一定の角度で傾斜した記録トラック２　ａ、　２　ｂ、
・・・が記録／再生ヘッドに対応して形成される。そし
て、上記記録トラック２　ａ、　２　ｂ、・・・には、
それぞれ第２図（ａ）に示すトラックフォーマットが形
成される。このトラックフォーマットは、８ブロツクの
第１サブコードエリア５ＵＢ−１，１２８ブロツクのＰ
ＣＭエリア、８ブロツクの第２サブコードエリア５ＵＢ
−２などからなっている。そして、上記ＰＣＭエリアに
は楽音信号が割当てられ、サブコードエリア５ＵＢ−１
，５ＵＢ−２には記録時間曲番などが割当てられる。

また、上記ＰＣＭエリアに記憶されるＰＣＭデータのブ
ロックフォーマットは、第２図（ｂ）に示すように８ビ
ツトの５ＹＮＣパターン、８ビツトのＩＤコード、８ビ
ツトのブロックアドレス。

８ビットのパリティ、２５６ビツト（３２シンボル）の
ＰＣＭデータからなっている。

更に上記ＳＵＢコードのブロックフォーマットは、第２
図（Ｃ）に示すように８ビットの５ＹＮＣパターン、８
ビツトのＩＤコード、８ビツトのブロックアドレス／Ｉ
Ｄコード、８ビツトのパリティ、２５６ビツト（３２シ
ンボル）のサブコードデータからなっている。上記第２
図（ｂ）（Ｃ）に示すＰＣＭブロックフォーマット及び
ＳＵＢブロックフォーマットにおけるブロックアドレス
は、ブロック単位で伝送されるデジタルデータに対して
各ブロックの順序を示す規則的に変化する値が設定され
る。

次に第３図により全体の概略構成について説明する。同
図において、１１はシンボル分離回路で、再生ヘッドに
より再生され、更に復調回路により復調されたデジタル
再生復調データＰＤが端子１２を介して入力されると共
に、データビットクロックＰＣＫが端子１３を介して入
力される。このデータビットクロックＰＣＫは、ＰＬＬ
回路（図示せず）が再生デジタルデータを用いて作成し
たものである。そして、上記シンボル分離回路１１は、
シリアル入力される上記再生復調データＰＤを１０ビツ
ト毎のシンボル単位に分離して１０−８変換回路１４へ
出力すると共に、シンクパターンの検出動作を行ない、
その検出信号をシンボルカウンタ１５、　　ビットカウ
ンタ１６．シンク欠損カウンタ１７の各リセット端子Ｒ
に入力する。しかして、上記１０−８変換回路１４は、
シンボル分離回路１１から送られてくる１０ビット単位
のデータを８ビット単位のデータに変換し、パリティチ
ェック回路１８及びアドレス選択回路１９へ出力する。

このアドレス選択回路１９は、ブロックアドレス値をラ
ッチし、最上位ビットＭＳＢをデータエリア検出回路２
３へ出力すると共に、前回の採用したアドレス値との連
続性の有無をチェックし、正しい確率の高いアドレス値
を選択してラッチし、アドレス／データ切換回路２０及
び最終アドレス検出回路２１へ出力する。一方、上記パ
リティチェック回路１８は、シンクパターンの次に続＜
ＩＤデータとブロックアドレスに付加されているパリテ
ィをチェックし、その後、データをアドレス／データ切
換回路２０へ出力すると共に、パリティエラーを検出し
た際に、その検出信号ＰＮＧをアドレス判定回路２２及
びデータエ・リア検出回路２３へ出力する。

しかして、上記ビットカウンタ１Ｂは、端子１３を介し
て送られてくるビットクロックをカウントし、１０ビツ
トカウントする毎にキャリー信号を発生し、シンボルカ
ウンタ１５のクロック端子ＣＫ、　　シンク保護ゲート
発生回路２４及びタイミング信号発生回路２５に入力す
る。上記シンボルカウンタ１５は、３６シンボルで１ブ
ロツクという単位を検出するカウンタで、３６カウント
毎にキャリー信号を発生し、上記シンク欠損カウンタ１
７のクロック端子ＣＫ、　　シンク保護ゲート発生回路
２４及びタイミング信号発生回路２５に入力する。上記
シンク保護ゲート発生回路２４は、所定幅のシンク保護
ゲート信号をシンボル分離回路１１へ出力し、１ブロツ
ク毎に検出されるべきシンクパターンが、本来あるべき
位置以外で検出されないようにしている。また、上記シ
ンク欠損カウンタ１７は、シンボルカウンタ１５の出力
パルスをカウントしてシンクパターン保護ゲート解除信
号ＧＣをシンク保護ゲート発生回路２４及びバーストエ
ラー検出回路２Ｂへ出力するが、正常な再生データが得
られている状態ではシンボル分離回路１１からのシンク
検出信号により常に一定の間隔でリセットされ、上記解
除信号ＧＣが出力されないようにカウント進数が設定さ
れている。

上記シンク欠損カウンタ１７は、データが記録されてい
ない部分や、データ領域内でバーストエラーが発生した
時にシンクパターン保護ゲート解除信号ＧＣを出力し、
バーストエラーを検出するための信号としてバーストエ
ラー検出回路２Ｂへ送出すると共に、シンク保護ゲート
発生回路２４におけるシンク保護ゲート信号をハイレベ
ルの信号となるように制御する。

そして、上記タイミング信号発生回路２５は、シンボル
カウンタ１５及びビットカウンタ１６から送られてくる
１ブロツクごと及び１シンボルごとのタイミングを基準
にして、１０−８変換後の８ビツトパラレルのデータに
同期した各種タイミング信号を発生する。すなわち１ブ
ロツク中でシンボル０のデータが出力されるタイミング
でリセットタイミング信号ＲＳＴをデータエリア検出回
路２３に出力し、パリティデータの出力タイミングでパ
リティチェック・ラッチタイミング信号ＰＬをアドレス
判定回路２２に出力し、ブロックアドレスの出力タイミ
ングでブロックアドレス・ラッチタイミング信号ＢＬを
アドレス選択回路１９に出力し、更にＰＬ出力後でパリ
ティが出力されている期間中ハイレベルとなるパリティ
タイミング信号ＰＴをＤＳＴ発生回路２９、アドレス選
択回路１９及びアドレス／データ切換回路２０へそれぞ
れ出力すると共に、各シンボルデータの出力タイミング
に同期したデータクロックＤ　ＣＬ　Ｋを次段のメモリ
制御部（図示せず）へ出力する。また、上記データエリ
ア検出回路２３、バーストエラー検出回路２６、最終ア
ドレス検出回路２１及びアドレス判定回路２２には、サ
ーボ回路（図示せず）から端子２７．２８を介して送ら
れてくるウィンドウ信号ＰＣＭＷＤ及びウィンドウ信号
５ＵＢＷＤが入力される。そして］二紀最終アドレス検
出回路２１は、ＳＵＢエリア（１）、ＰＣＭエリア、Ｓ
ＵＢエリア（２）の３箇所で動作し、各エリアごとに最
終のブロックアドレスを検出するとハイレベルとなり、
エリア終端でローレベルとなるブロックエンド信号ＬＢ
をデータエリア検出回路２３へ出力する。このデータエ
リア検出回路２３は、上記各入力信号から再生データエ
リアを検出すると、ＤＳＴ　（データスタート信号）発
生イネーブル信号ＥＮをＤＳＴ発生回路２９へ出力する
。また上記アドレス判定回路２２は、パリティチェック
回路１８からのパリティチェック信号ＰＮＧ及びアドレ
ス選択回路１９からのブロックアドレス連続信号Ｃ０Ｎ
Ｔ等に基づき、安定状態の検出及び裁ったアドレス値の
補正等を行ない、イニシャルフラグＩＦ及び安定状態検
出信号ＳＴＡをバーストエラー検出回路２Ｂへ出力する
と共に、上記イニシャルフラグＩＦをアドレス選択回路
Ｉ９へ出力し、更にブロックアドレスの異常を検出した
場合にＤＳＴ発生停止信号ＤＥ２をＤＳＴ発生回路２９
へ出力する。また、バーストエラー検出回路２Ｂは上記
各入力信号からバーストエラーの検出処理を行ない、バ
ーストエラ〜を検出するとＤＳＴ発生停止信号ＤＥＬを
ＤＳＴ発生回路２９へ出力する。このＤＳＴ発生回路２
９は、データエリア検出回路２３からのＤＳＴ発生イネ
ーブル信号ＥＮを入力してＤＳＴ発生イネーブル状態と
なった以後で、且つＤＳＴ発生停止信′号ＤＥ１及びＤ
Ｅ２が与えられていない間は、パリティタイミング信号
ＰＴに同期してデータスタート信号ＤＳＴを発生し、メ
モリ制御部へ出力する。

次に上記実施例におけるデータエリア検出回路２３、バ
ーストエラー検出回路２６、アドレス判定回路２２及び
及びアドレス選択回路１９の詳細について説明する。

第４図はデータエリア検出回路２３の詳細を示すもので
ある。タイミング信号発生回路２５から送られてくるリ
セットタイミング信号ＲＳＴ、最終アドレス検出回路２
１からのエンドブロック信号ＬＢがアンド回路２３１に
入力され、パリティチェック回路１８からのパリティＮ
Ｇ信号ＰＮＧがインバータ２３０を介してアンド回路２
３１に入力され、このアンド回路２３１の出力はアンド
回路２３２の反転入力端子に入力される。更に、このア
ンド回路２３２には、第３図の入力端子２７．２８に与
えられるウィンドウ信号ＰＣＭＷＤ及びウィンドウ信号
５ＵＢＷＤがオア回路２３３を介して入力される。また
、′上記ウィンドウ信号５ＵＢＷＤはアンド回路２３４
に入力される。このアンド回路２３４には、更に上記パ
リティＮＧ信号ＰＮＧかインバータ２３０を介して人力
されると共にアドレス選択回路１９から送られてくるブ
ロックアドレスの最上位ビットＭＳＢが入力され、この
アンド回路２３４の出力はオア回路２３５を介してアン
ド回路２３２に人力される。また、上記ウィンドウ信号
ＰＣＭＷＤは、アンド回路２３（ｉに入力される。この
アンド回路２３Ｂには、更にパリティチェック回路１８
から送られてくるパリティＮＧ信号ＰＮＧがインバータ
２３０を介して入力されると共に」上記ブロックアドレ
スのＭＳＢがインバータ２３７を介して入力され、その
出力信号がオア回路２３５を介してアンド回路２３２に
人力される。そして、このアンド回路２３２の出力信号
は、クロックパルスφに同期してラッチ回路２３８にラ
ッチされ、そのラッチ出力がアンド回路２３１及びオア
回路２３５に入力されると共に、ＤＳＴ発生イネーブル
信号ＥＮとして第３図のＤＳＴ発生回路２９及びアドレ
ス判定回路２２へ送られる。上記データエリア検出回路
２３は、ウィンドウ信号ＰＣＭＷＤ、　ウィンドウ信号
５ＵＢＷＤ及びその他の信号から第５図のタイミングチ
ャートに示すようにデータエリアを検出してＤＳＴ発生
イネーブル信号ＥＮを出力するもので、その動作の詳細
については後述する。

第６図はバーストエラー検出回路２Ｂの詳細を示すもの
で、シンク欠損カウンタ１７から送られてくるシンクパ
ターン保護ゲート解除信号ＧＣがアンド回路２６１に入
力されると共に、アドレス判定回路２２から送られてく
るイニシャルフラグＩＰがアンド回路２６１の反転入力
端子に入力される。また、アドレス判定回路２２からの
安定状態検出信号ＳＴＡがアンド回路２８２の反転入力
端子に入力されると共に、ウィンドウ信号ＰＣＭＷＤ及
びウィンドウ信号Ｓ　ＩＪ　ＢＷＤがオア回路２６３及
びアンド回路２８４を介してアンド回路２０２に入力さ
れる。

そして、上記アンド回路２８１　、２６２の・出力信号
がオア回路２（１５を介してラッチ回路２６Ｂへ送られ
る。

このラッチ回路２０Ｂは、クロックパルスφに同期して
人力信号をラッチし、アンド回路２Ｂ４に入力すると共
にＤＳＴ発生停止信号ＤＥＩとして第３図のＤＳＴ発生
回路２９へ出力する。

上記のバーストエラー検出回路２６の構成において、第
１図に示す磁気テープ１の記録トラック２ａに再生ヘッ
ドが接触してその読取りが開始されると、サーボ回路（
図示せず）からＰＣＭデータエリアを示すウィンドウ信
号ＰＣＭＷＤ及びＳＵＢデータエリアを示すウィンドウ
信号５ＵＢＷＤがオア回路２６３に入力され、このオア
回路２６３の出力信号が第７図（ａ）に示すデータウィ
ンドウ信号となる。このデータウィンドウ信号は、第２
図（ａ）に示すトラックフォーマットに対応した信号、
つまり、第１　ＳＵＢコードエリア５ＵＢ−１、ＰＣＭ
データエリア、第２ＳＵＢコードエリア５ＵＢ−２が読
出されている時がハイレベル、その他がローレベルとな
る。そして、上記データウィンドウ信号によりアンド回
路２０４のゲート制御が行なわれる。

一方、第３図のシンク欠損カウンタ１７からは、第７図
（ｂ）に示すシンクパターン保護ゲート解除信号ＧＣが
アンド回路２６１に送られてくる。このシンクパターン
保護ゲート解除（、Ｗ号ＧＣは、読出しデータにドロッ
プアウト等によるバーストエラーが発生していなければ
、データ再生期間中はローレベルの信号となっているが
、バースＩ・エラーが発生するとその間のシンクパター
ンが検出されなくなるため、第７図（ｂ）に示すように
バーストエラー発生部分がハイレベルとなる。また、ア
ンド回路２６１の反転入力端子に入力されるイニシャル
フラグＩＦは、バーストエラーが発生していない状態で
は第７図（Ｃ）に示すようにシンクパターン保護ゲート
解除信号ＧＣがハイレベルの時には必ずハイレベルとな
っており、このためアンド回路２６１の出力がローレベ
ルに保持されている。また、アドレス判定回路２２から
アンド回路２８２に送られてくる安定状態検出信号ＳＴ
Ａは、第７図（ｄ）に示すように通常はイニシャルフラ
グ！Ｆを反転した信号波形となっているが、バーストエ
ラーが発生すると、その間口−レベルとなる。上記アン
ド回路２６２は、ドロップアウト発生時以外においては
アンド回路２６４から“０”信号が与えられてゲートが
閉じており、その出力信号が“０“となっている。バー
ストエラーが発生していない状態ではアンド回路２８１
　、２６２の出力は“０“であり、ラッチ回路２６６に
“０″信号が保持されるので、ＤＳＴ発生停止信号ＤＥ
Ｌは出力されない。磁気テープから読出したデータにバ
ーストエラーが発生し、第７図（ｂ）に示すように例え
ばＰＣＭエリアにおいてシンクパターンが数回検出され
ずにシンクパターン保護ゲート解除信号ＧＣが“１”　
（ハイレベル）になると、このときイニシャルフラグＩ
Ｆが０”であるので、アンド回路２８１の出力が′１”
となり、オア回路２８５を介してラッチ回路２６へ送ら
れる。このラッチ回路２８Ｂは、クロックパルスφに同
期して上記入力信号“１”をラッチし、第７図（ｅ）に
示すようにＤＳＴ発生停止信号ＤＥＬをＤＳＴ発生回路
２９へ出力すると共に、アンド回路２６４に入力する。

このときデータウィンドウ信号が“１”となっているの
で、アンド回路２６４の出力が“１″となり、アンド回
路２Ｂ２のゲートを開く。上記バーストエラーが発生し
ている間、安定状態検出信号ＳＴＡがローレベルとなっ
ているので、アンド回路２８２の出力が“１°となり、
オア回路２８５を介してラッチ回路２６Ｂへ送られる。

従って、バーストエラーが無くなり、安定状態検出信号
ＳＴＡが通常のハイレベルに戻るまでは、ラッチ回路２
６６に“１”信号がラッチされ、ＤＳＴ発生停止信号Ｄ
ＥＩが“１°信号レベルに保持されてＤＳＴ発生回路２
９のデータスタート信号ＤＳＴの発生が禁止される。

第８図はアドレス判定回路２２の詳細を示すもので、パ
リティチェック回路１８から送られてくるパリティＮＧ
信号ＰＮＧは、ラッチ回路２２１に入力される。このラ
ッチ回路２２１は、パリティチェック・ラッチタイミン
グ信号ＰＬの立下りに同期してパリティＮＧ信号ＰＮＧ
をラッチし、そのラッチデータをパリティチェック・ラ
ッチタイミング信号ＰＬの立上りに同期してラッチ回路
２２２がラッチする。そして、上記ラッチ回路２２１　
、２２２にラッチされたデータは、アドレス選択回路１
９から送られてくるブロックアドレス連続信号Ｃ０ＮＴ
と共にデコーダ２２３へ直接及びインバータ２２４゜２
２５　、２２１３をそれぞれ介して人力する。上記デコ
ーダ２２３は、６ビツトの出力ライン、ｆ’ｌ−ｊ？６
を備えており、ｉｌラインの出力をフリップフロップ２
２Ｂのセット端子Ｓ及びフリップフロップ２２１２のリ
セット端子Ｒに入力し、Ｉ！２ラインの出力をアンド回
路２２９を介してオア回路２２１Ｏに入力し、１３、ノ
４の出力をオア回路２２１Ｏに入力すると共に、オア回
路２２１１を介してフリップフロップ２２８のリセット
端子Ｒに入力し、ｌ！５．１！８ラインの出力をオア回
路２２１３及びアンド回路２２１４を介してオア回路２
２１Ｏに入力する。また、ウィンドウ信号ＰＣＭＷＤ及
びウィンドウ信号５ＵＢＷＤが共に入力されるノア回路
２２１５の出力は、オア回路２２１１を介してフリップ
フロップ２２８のリセット端子Ｒに入力される。そして
、上記フリップフロップ２２８の出力が安定状態検出信
号ＳＴＡとしてバーストエラー検出回路２６へ送られる
。また、フリップフロップ２２１２は、ウィンドウ（λ
号ＰＣＭＷＤ及びウィンドウ信号５ＵＢＷＤが共に入力
されるノア回路２２１５の信号の立上りによりセットさ
れる。

このフリップフロップ２ｚ１２の出力はイニシャルフラ
グＩＦとして出力されると共に、アンド回路２２９の反
転入力端子に入力され、更にアンド回路２２１４を介し
てオア回路２２１０に入力される。そして、このオア回
路２２ＩＯの出力信号がＤＳＴ発生停止信号ＤＥ２とし
てＤＳＴ発生回路２９へ送られる。

上記のアドレス判定回路２２の構成において、ラッチ回
路２２［には今回のブロックアドレスに対するパリティ
ＮＧ信号ＰＮＧがラッチされ、ラッチ回路２２２には前
回のブロックアドレスに対するパリティＮＧ信号ＰＮＧ
がラッチされる。そして、第９図に示すように上記ラッ
チ回路２２１　、２２２にラッチされた今回及び前回の
パリティＮＧ信号ＰＮＧ、アドレス選択回路１９から送
られてくるブロックアドレス連続信号Ｃ０ＮＴ及びフリ
ップフロップ２２１２から出力されるイニシャルフラグ
ＩＦの組合わせに応じてＤＳＴ発生停止信号ＤＥ２の出
力が決定される。すなわち、フリップフロップ２２１２
がセットされてイニシャルフラグＩＦか“１”となって
いる場合には、今回ブロックアドレスのパリティＮＯ信
号ＰＮＧが“１“であれば、ブロックアドレス連続信号
Ｃ０ＮＴが“Ｏ“、“１”の何れであってもＤＳＴ発生
停止信号ＤＥ２が出力される。また、上記イニシャルフ
ラグＩＰが０”の場合には、前回ブロックアドレスのパ
リティＮＧ信号ＰＮＧが１”、今回ブロックアドレスの
パリティＮＧ信号ＰＮＧ及びブロックアドレス連続信号
Ｃ０ＮＴが“０”の時、また、前回及び今回のブロック
アドレスに対するパリティＮＧ信号ＰＮＧが共に“１”
である時にＤＳＴ発生停止信号ＤＥ２が出力される。

上記したようにアドレス判定回路２２におけるブロック
アドレスの判定には、■イニシャルフラグＩＦ、■前回
読取ったブロックアドレスのパリティＮＧ信号ＰＮＧ、
■今回のブロックアドレスのパリティＮＧ信号ＰＮＧ１
■前回のブロックアドレスと今回のブロックアドレスと
の連続性、の４つのパラメータが用いられる。上記■の
イニシャルフラグＩＦは、データ領域の開始時点では“
１”となっており、安定良好状態（前回パリティ及び今
回パリティがＯＫで、そのアドレスに連続性があるもの
）が少なくとも１回発生すると、０”になる信号である
。データの検出開始時点においては、読取りアドレスは
、パリティの正誤の判定情報しかないが、一旦安定良好
状態となった以降はブロックアドレスの連続性による捕
間を用いることができるので、イニシャルフラグＩＦが
“１“の時と“０１の時でアドレス値に対する信頼性確
保の考え方を異なったものとしている。また、■。

■の前回及び今回のブロックアドレスのパリティＮＧ信
号ＰＮＧは、ブロックアドレスとＩＤコードの２シンボ
ルに付加されたパリティのチェック結果である。更に、
上記■は前回に採用したブロックアドレスと今回読取ら
れたブロックアドレスとの連続性の有無を示している。

前回採用した値に対して、逆行、跳躍ならは、今回の読
取り値又は前回の採用値が異常であると判定することが
できる。

第１０図はアドレス選択回路１９の詳細を示すもので、
第３図の１０−８変換回路１４から送られてくる８ビツ
トのデータがラッチ回路１９１に人力される。このラッ
チ回路１９１は、タイミング信号発生回路２５からのブ
ロックアドレス・ラッチタイミング信号ＢＬの立下りに
同期して上記入力データをラッチし、比較回路１９２に
入力すると共に、トライステートバッファ１９３を介し
てトライステートバッフ７１９４及び８ビツトのラッチ
回路１９５に入力する。また、上記ラッチ回路１９１は
、ラッチデータの最上位ビットＭＳＢを第３図のデータ
エリア検出回路２３へ出力する。上記トライステートバ
ッファ１９３は、イニシャルフラグＩＦ及びバーストエ
ラー検出時に出力されるＤＳＴ発生停止信号ＤＥＩが共
に人力されるオア回路１９１０の出力により動作制御さ
れ、トライステートバッファ１９４は、パリティタイミ
ング信号ＰＴにより動作制御される。そして、」１紀ラ
ッチ回路１９５は、ブロックアドレス・ラッチタイミン
グ信号ＢＬの立上りに同期して上記入力データをラッチ
する。ラッチ回路１９５のラッチデータは半加算器１９
Ｂにより「＋１」された後、ブロックアドレス・ラッチ
タイミング信号ＢＬの立下りに同期してラッチ回路１９
９にラッチされ、そのラッチデータは上記比較回路１９
２及びトライステートバッファ１９７に入力される。上
記比較回路１９２は、ラッチ回路１９１、のラッチデー
タとラッチ回路１９９のラッチデータとを比較し、その
比較結果に応じてブロックアドレス連続信号Ｃ０ＮＴを
出力する。すなわち、比較回路１９２は、ラッチ回路１
９１にラッチされた今回のブロックアドレスとラッチ回
路１９９にラッチされた「前回ブロックアドレス＋１」
とが等しい時に連続性有りとして“１”信号、それ以外
の時は連続性無しとして“０”信号を出力する。一方、
上記トライステートバッファ１９７は、オア回路１９１
０及びインバータ１９８を介して与えられるイニシャル
フラグＩＦとＤＳＴ発生停止信号ＤＥＩにより動作制御
されるもので、その出力信号はラッチ回路１９５及びト
ライステートバッファ１９４へ送られる。そして、この
トライステートバッファ１９４から出力される信号をブ
ロックアドレスとして第３図のアドレス／データ切換回
路２０及び最終アドレス検出回路２１へ出力する。

次に上記実施例の全体の動作を説明する。第３図におい
て、シンボル分離回路［１は、再生ヘッドにより磁気テ
ープＬの記録データが再生され、更に復調回路により復
調されたシリアルのデジタルデータＰＤを１０ビツト毎
のシンボル単位に分割し、１０ビツトパラレルのデータ
として１０−８変換回路１４へ出力する。この１０−８
変換回路１４は、上記１０ビツト毎に分割されたデータ
を８ビツトのシンボルデータに変換し、パリティチェッ
ク回路１８及びアドレス選択回路１９へ出力する。上記
パリティチェック回路１８は、第２図（ｂ）。

（Ｃ）に示すようにＩＤデータとブロックアドレスに対
して付加されているパリティをチェックした後、チェッ
ク結果としてパリティが誤っているときハイレベルとな
るパリティＮＧ信号Ｆ’ＮＧをアドレス判定回路２２及
びデータエリア検出回路２３に出力すると共に、データ
をアドレス／データ切換回路２０へ出力する。このアド
レス／データ切換回路２０は、パリティチェック回路１
８から出力されるデータとアドレス選択回路１９から出
力されるブロックアドレスとを、タイミング信号発生回
路２５からのパリティタイミング信号ＰＴにより切換え
て出力する。そして、このアドレス／データ切換回路２
０から出力されるデータは、第１１図に示すようにタイ
ミング信号発生回路２５から出力されるデータクロック
ＤＣＬＫ及びＤＳＴ発生回路２９から出力されるデータ
スタート信号ＤＳＴと共に、メモリ制御回路へ送られる
。

また、」二足シンボル分離回路１１は、再生復調データ
に対し、ＰＣＭブロック及びＳＵＢブロックの先頭位置
に記録されているシンクパターンの検出動作を行なって
おり、そのシンクパターン検出信号によりシンボルカウ
ンタ１５．　　ビットカウンタ１Ｂ、　　シンク欠損カ
ウンタ１７をリセットする。上記ビットカウンタ１６は
、上記シンクパターン検出信号によりリセットされた後
、ＰＬＬクロックＰＣＫによりカウントアツプし、１０
ビツトカウントする毎にシンボル単位を示すパルス信号
を発生し、シンボルカウンタ１５、シンク保護ゲート発
生回路２４及びタイミング信号発生回路２５へ出力する
。

上記シンボルカウンタ１５は、ビットカウンタ１６の出
力パルスをカウントし、３６カウントする毎に１ブロッ
ク単位を示すパルス信号を発生し、シンク欠損カウンタ
１７、シンク保護ゲート発生回路２４及びタイミング信
号発生回路２５へ出力する。このタイミング信号発生回
路２５は、ビットカウンタ１０及びシンボルカウンタ１
５から出力されるパルス信号を基準として、１０−８変
換後の８ビツトパラレルのデータに同期した各種のタイ
ミング信号を発生し、データエリア検出回路２３．アド
レス判定回路２２．アドレス選択回路１９．アドレス／
データ切換回路２０等へ出力する。

第４図に詳細を示すデータエリア検出回路２３は、サー
ボ回路から送られてくるウィンドウ信号ＰＣＭＷＤある
いはウィンドウ信号５ＵＢＷＤが入力された際、データ
エリアの再生期間を検出して第５図に示すようにＤＳＴ
発生イネーブル信号ＥＮを出力する。上記データエリア
再生期間を検出したと判断する条件は、ウィンドウ信号
内で、パリティがＯＫとなり、その時のブロックアドレ
スの最上位ビットＭＳＢ　（ＰＣＭデータ領域ならば″
０″、ＳＵＢデータ領域ならば１″）と、各々のウィン
ドウ信号ＰＣＭＷＤ、　　ウィンドウ信。

号５ＵＢＷＤのタイミングが一致した場合に、ＤＳＴを
発生させるイネーブル条件の１つとなる。

上記の条件を満足することにより、アンド回路２３４あ
るいはアンド回路２３６の出力が“１”となり、更にア
ンド回路２３２から“１”信号が出力される。このアン
ド回路２３２の出力“１″信号はラッチ回路２３８にラ
ッチされ、このラッチ信号がＤＳＴ発生イネーブル信号
ＥＮとしてＤＳＴ発生回路２９へ送られる。上記ＤＳＴ
発生イネーブル信号ＥＮは、オア直路２３５及びアンド
回路２３２を介してラッチ回路２３８に循環保持される
。、また、上記ＤＳＴ発生イネーブル信号ＥＮの出力を
停止する条件としては、パリティがＯＫで、最終ブロッ
クアドレスを検出し、そのブロックの３２シンボルデー
タの先頭のタイミング（リセットタイミング信号ＲＳＴ
）である。上記の条件を満足すると、アンド回路２３１
の出力が“１”となり、アンド回路２３２のゲートが閉
じてラッチ回路２３８に“０″信号がラッチされ、第５
図（ｄ）に示すようにＤＳＴ発生イネーブル信号ＥＮが
立下がる。バーストエラー等で最終ブロックアドレスを
検出できなかった時は、第５図（ｆ）に示すように各ウ
ィンドウ信号ＰＣＭＷＤ、５ＵＢＷＤが０”になった時
にＤＳＴ発生イネーブル信号ＥＮが立下がる。そして、
」二足データエリア検出回路２３から出力されるＤＳＴ
発生イネーブル信号ＥＮは、ＤＳＴ発生回路２９及びア
ドレス判定回路２２へ送られる。

上記アドレス判定回路２２は、第８図に詳細を示すよう
にウィンドウ信号ＰＣＭＷＤ及び５ＵＢＷＤが共に入力
されるノア回路２２１５の出力によりフリップフロップ
２２１２がセットされ、イニシャルフラグＩＦが“１°
信号レベルに立上がる。従って、各データエリアの先頭
ブロックの再生開始時点では、常にイニシャルフラグＩ
Ｆは“ｌ“となっている。この状態でデータの読取りが
開始されてラッチ回路２２２　、２２１に前回ブロック
アドレス及び今回ブロックアドレスに対するパリティＮ
Ｇ信号ＰＮＧがラッチされ、更にアドレス選択回路１９
からブロックアドレス連続信号Ｃ０ＮＴが与えられると
、デコーダ２２３はこれらの状態をチェックする。そし
て、前回ブロックアドレス及び今回ブロックアドレスに
対する夫々のパリティが正しく、かつ前回と今回のブロ
ックアドレス間に連続性かあると判定されると、デコー
ダ２２３の１１ラインの出力が“１”となり、フリップ
フロップ２２１２がリセットされると共にフリップフロ
ップ２２８がセラＩ・される。これにより、イニシャル
フラグＩＦが“０“、安定状態検出信号ＳＴＡが”１”
となる。イニシャルフラグＩＦはデータの再生開始！１
！ｊ点では“１°となっており、一旦安定良好状態か検
出されると、以降当該データエリアの終端まで“０”と
なる。また、安定状態検出信号ＳＴＡは、前回と今回の
パリティチェックが共に誤っていた場合には“０”とな
り、再び安定良好状態となると“１”となるものでパリ
ティチェックの結果に応じて変動する信号となる。しか
して、このアドレス判定回路２２は、前回及び今回のパ
リティＮＧ信号ＰＮ、Ｇ、イニンヤルフラグＩＦ及びブ
ロックアドレス連続信号Ｃ０ＮＴから、第９図に示した
組合せとなったときオア回路２２１ＯからＤＳＴ発生停
止信号ＤＥ２が出力されるようになる。　また、第１０
図に詳細を示すアドレス選択回路Ｆ９は、タイミング信
号発生回路２５からブロックアドレス・ラッチタイミン
グ信号ＢＬが与えられると、その立下りで１０−８変換
回路１４から送られてくる今回のブロックアドレスをラ
ッチ回路１９１がラッチする。ここで、各データエリア
の先頭ブロックの再生開始時点ではアドレス判定回路２
２から与えられるイニシャルフラグＩＦは“１”信号レ
ベルとなっている。このイニシャルフラグＩＰが１＃の
間はトライステートバッフ７１９３がオン、トライステ
ートバッファ１９７がオフとなり、それまでラッチ回路
１９１に保持されていたブロックアドレスが、ブロック
アドレス・ラッチタイミング信号ＢＬの立上りでトライ
ステートバッファ１９３を介して前回ブロックアドレス
としてラッチ回路１９５にラッチされる。また、一旦安
定良好状態となって上記イニシャルフラグＩＰが“０°
信号レベルとなった以降は、トライステートバッファ［
９３がオフ、トライステートバッファ１９７がオンとな
り、そのときラッチ回路１９５に保持されているブロッ
クアドレスが半加算器１９６により「＋１」されラッチ
回路１９９にラッチされた後、トライステートバッファ
１９７を介して前回ブロックアドレスとしてランチ回路
１９５にラッチされる。上記のようにしてラッチ回路１
９１に今回ブロックアドレスがラッチされ、ラッチ回路
＋９５に前回ブロックアドレスがラッチされる。

そして、上記ラッチ回路【９５にラッチした前回ブロッ
クアドレスを半加算器１９６により「＋１」してラッチ
回路１９９にラッチした後、ラッチ回路［９１にラッチ
している今回ブロックアドレスと比較器１９２において
一致比較し、一致していればブロックアドレス連続信号
Ｃ０ＮＴをアドレス判定回路２２へ出力する。不一致の
場合は、ブロックアドレス連続信号Ｃ０ＮＴは“０”信
号レベルに保持される。そして、その後、タイミング信
号発生回路２５からパリティタイミング信号ＰＴが送ら
れてくると、トライステートバッフ７ イニシャルフラグＩＦに応じてラッチ回路１９１あるい
はラッチ回路１９９にラッチされたブロックアドレスが
選択され、今回ブロックアドレスとして出力される。す
なわち、イニシャルフラグ！Ｆが１１″の場合は、トラ
イステートバッファ１９３がオンし、ラッチ回路１９１
に保持されているブロックアドレスかトライステートバ
ッファ１９３　、１９４を介して取出され、今回ブロッ
クアドレスとしてアドレス／データ切換回路２０へ送ら
れる。また、イニシャルフラグＩＦが“Ｏ＠の場合は、
トライステートバッファ１９７がオンし、ラッチ回路１
９５にラッチされているブロックアドレスが半加算器１
９８で「＋１」されラッチ回路１９９にラッチされた後
、トライステートバッファ１９７　、　１９４を介して
取出され、今回ブロックアドレスとしてアドレス／デー
タ切換回路２０へ送られる。

上記アドレス選択回路１９は、イニシャルフラグＩＦが
１°の場合は、トライステートバッフ７１９３がオンし
、ラッチ回路１９１にラッチされている今回読取ったア
ドレスを採用し、トライステートバッファ１９４よりブ
ロックアドレスとして出力する。そして、その後、良好
安定状態を検出してイニシャルフラグＩＦが一旦″０″
になると、それ以後はトライステートバッファ１９７が
オンし、ラッチ回路１９５に保持されている前回のブロ
ックアドレスが半加算器１９６で「＋１」されラッチ回
路１９９でラッチされてトライステートバッファ１９４
より出力される。上記イニシャルフラグＩＦが＃０”に
なると、それ以降は特別な状態、つまり、バーストエラ
ーが発生しない限り、信頼性のあるブロックアドレス及
び３２シンボルのデータを使用するか、捨て去るかは、
データスタート信号ＤＳＴの発生の有無に依存する。こ
のため一旦安定条件を満足した後は、アドレス値の逆行
が発生しないようにし、また、信頼性の無いデータは早
めに捨て去るようにして、次段の誤り訂正処理を確実に
行なわせるようにしている。

更に詳述すると、上記アドレス判定回路２２は、第９図
に示すようにイニシャルフラグＩＦが“１″の場合はデ
ータ開始時で、この時はとにかく今回読取ったアドレス
のパリティがＯＫならばＤＳＴ発生停止信号ＤＥ２は出
力せず、ＤＳＴ発生回路２９からデータスタート信号Ｄ
ＳＴを発生させる。

次にイニシャルフラグＩＦが“０”となって確実なアド
レスが検出された後は、次のような判定処理を行なう。

■前回パリティがＮＧ、今回パリティがＯＫでアドレス
の連続性が無いならば、前回ＮＧであったブロックアド
レスが間違っていると判定する。

■ブロックアドレスの連続性に無関係に、前回及び今回
のパリティが連続してＮＧあれば異常であると判定する
。

上記■、■の２つの場合は、データスタート信号ＤＳＴ
の発生を停止し、疑わしきデータブロックを捨て去る。

すなわち、データシンボルに付加されている誤り訂正符
号の１系列は、データブロック方向にあり、その符号が
２ブロツクに対して完結している。この場合、１ブロツ
クのみ疑わしきデータを採用しても誤り訂正符号によっ
て誤っていると検出することができるが、２ブロツク連
続して疑わしきデータブロックを採用し、誤ったアドレ
ス値となっていると、誤り訂正処理回路で誤訂正を行な
ってしまい、再生音に異音を発生してしまう。このため
上記アドレス判定回路２２は、疑わしきデータブロック
が２ブロツク連続した場合には、ＤＳＴ発生停止信号Ｄ
Ｅ２によりデータスタート信号ＤＳＴの出力を禁止し、
そのデータブロックを採用しないようにしている。

そして、採用するブロックアドレスは、一旦、安定良好
状態（連続して２ブロツクのパリティがＯＫで、アドレ
ス値に連続性がある場合）を経過してイニシャルフラグ
ＩＦが１０２になると、トライステートバッフ７１９７
がオンし、ラッチ回路１９５に保持している前回のブロ
ックアドレスを半加算器１９６によりｒ＋ＩＪしてラッ
チ回路１９９にラッチし、このラッチデータをトライス
テートバッファ１９７１及び１９４を介して今回のブロ
ックアドレスとしてアドレス／データ切換回路２０へ出
力する。以上の処理により、採用するブロックアドレス
の逆行が確実に防止される。

しかしながら、再生データ中にバーストエラー（幅にし
て約３ブロツク以上、時間で１００μｓｅｃ以上のもの
）が発生し、ＰＬＬ回路による再生データクロックが正
しくなくなると、イニシャルフラグＩＦが“０”でも前
回のアドレスにｒ＋ＩＪしたものと、読取ったアドレス
との間にずれが生じ、以後、バーストエラーが終了して
も正常なアドレスにならない場合が発生する。しかし、
このような事態は、第６図に詳細を示すバーストエラー
検出回路２Ｂにより防止される。

上記バーストエラー検出回路２６には、データ検出時に
サーボ回路（図示せず）から第５図（ａ）に示すＰＣＭ
データ領域を示すウィンドウ信号ＰＣＭＷＤ及びＳＵＢ
データ領域を示すウィンドウ信号５ＵＢＷＤがオア回路
２６３に与えられる。

そして、アンド回路２８１に与えられるイニシャルフラ
グＩＦ（第７図（Ｃ））が“０”となり、安定状態にな
っている時、シンクパターン保護ゲート解除信号ＧＣ（
第７図（ｂ））によりバーストエラーの発生を検出する
。このシンクパターン保護ゲート解除信号ＧＣは、ドロ
ップアウト等の発生により保護ゲート内にシンクパター
ンを数回連続して検出できない状態のとき、１“信号レ
ベルとなり、アンド回路２８１のゲートを開く。これに
よりアンド回路２６１の出力信号が“１”となり、オア
回路２６５を介してラッチ回路２８Ｂにラッチされ、こ
のラッチ信号が第７図（ｅ）に示すＤＳＴ発生停止信号
ＤＥＩとしてＤＳＴ発生回路２９へ送られる。このＤＳ
Ｔ発生停止信号ＤＥＬは、第７図（ｄ）に示す安定状態
検出信号Ｓ　Ｔ、Ａが“０”レベルとなっている間、ア
ンド回路２６４　、２６２及びオア回路２８５を介して
ラッチ回路２６６に循環保持される。そして、バースト
エラーが終了して再び安定状態検出信号ＳＴＡが“１″
レベルになると、アンド回路２６２のゲートが閉じ、ラ
ッチ回路２６に“０“がラッチされてＤＳＴ発生停止信
号ＤＥＩが解除される。

このＤＳＴ発生停止信号ＤＥＩは、第１０図に示す如く
アドレス選択回路１９のオア回路１９１０にイニシャル
フラグＩＰと共に人力されており、バーストエラー発生
中はこのＤＳＴ発生停止信号ＤＥＩによりトライステー
トバッファ１９３がオンされる。従って、テープから再
生したブロックアドレスがトライステートバッファ１９
４より出力される状態とされると共に、ラッチ回路１９
５には再生ブロックアドレス値が前回ブロックアドレス
としてラッチされている。そして、再び安定良好状態に
達するとＤＳＴ発生停止信号ＤＥＩが解除されて、トラ
イステートバッファ トライステートバッフ７１９４から正確なブロックアド
レスが出力されるようになる。

そして、上記ＤＳＴ発生回路２９は、バーストエラー検
出回路２Ｂ，アドレス判定回路２２，データエリア検出
回路２３からのＤＳＴ発生イネーブル条件を基にして、
タイミング発生回路２５からのパリティタイミング信号
ＰＴに同期したデータスタート信号ＤＳＴを発生し、メ
モリ制御部へ出力する。

また一方、上記アドレス／データ切換回路２０は、タイ
ミング信号発生回路２５から与えられるパリティタイミ
ング信号ＰＴが°０“の時はパリティチェック回路１８
からのデータを選択して出力し、パリティタイミング信
号ＰＴが“］”の時はアドレス選択回路Ｉ９からのブロ
ックアドレスを選択して出力する。このアドレス／デー
タ切換回路２ｏがら出力されるアドレス／データは、タ
イミング信号発生回路２５から出力されるデータクロッ
クＤＣＬＫと共にメモリ制御部へ送られる。このメモリ
制御部は、第１１図に示すようにＤＳＴ発生回路２９か
らデータスタート信号ＤＳＴが与えられた時に動作し、
データクロックＤＣＬＫに同期してブロックアドレス値
で指定されたメモリエリアへのデータ書込みを行なう。

［発明の効果］ 以上詳記したように本発明によれば、ブロック単位で伝
送されるデジタルデータに対して各ブロックの順序を示
す規則的に変化するブロックアドレスを付加した形で伝
送されるデータ系列からブロックアドレスを検出するブ
ロックアドレス検出回路において、前回伝送されたブロ
ックアドレスのパリティチェック結果及び今回伝送され
るブロツクアドレスのパリティチェック結果を保持する
第１の手段と、前回伝送もしくは推測されたブロックア
ドレスと今回伝送されるブロックアドレスとの間の規則
性を判定する第２の手段と、データ伝送が開始されてか
ら上記第１及び第２の手段により得られるデータからブ
ロックアドレスが正しく安定して検出されたことを検出
する第３の手段と、伝送されるデータ系列中のバースト
エラーを検出する第４の手段と、データ系列中の初めの
プロツクアドンスとしては今回伝送されるブロックアド
レスを出力し、上記第３の手段により安定状態が検出さ
れた後は前回値をもとに今回値を推測した値を出力する
第５の手段と、上記第１ないし第４の手段の結果により
上記第５の手段から出力されるブロックアドレスを採用
するか否かを判定制御する第６の手段とを備えることに
より、ブロックアドレス値の推測の信頼性が向上すると
共に再生データ中のランダムエラーやバーストエラーに
よりブロックアドレス値が不確実なものとなった場合に
はそのブロックデータを採用しないように判定制御する
ことにより、次段の誤り訂正処理における誤訂正を未然
に防止し得るものである。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図は磁気テ
ープ上のトラック形成状態を示す図、第２図はトラック
フォーマット及びブロックフォーマットを示す図、第３
図は全体の回路構成を示すブロック図、第４図はデータ
エリア検出回路の詳細を示すブロック図、第５図は第４
図に示すデータエリア検出回路の動作を説明するための
タイミングチャート、第６図はバーストエラー検出回路
の詳細を示すブロック図、第７図は第６図に示すバース
トエラー検出回路の動作を説明するためのタイミングチ
ャート、第８図はアドレス判定回路の詳細を示すブロッ
ク図、第９図は第８図に示すアドレス判定回路の動作内
容を示す図、第１０図はアドレス選択回路の詳細を示す
ブロック図、第１１図はデータ転送状態を示すタイミン
グチャートである。 ■・・・磁気テープ、２　ａ、　２　ｂ・・・記録トラ
ック、■・・・シンボル分離回路、１２・・・再生復調
データ入力端子、１３・・・ＰＬＬクロック入力端子、
１４・・・１０−８変換回路、［５・・シンボルカウン
タ、１６・・・ピッＩ・カウンタ、１７・・・シンク欠
損カウンタ、１８・・・パリティチェック回路、１９・
・・アドレス選択回路、２０・・・アドレス／データ切
換回路、２１・・・最終アドレス検出回路、２２・・・
アドレス判定回路、ｚ３・・・データエリア検出回路、
２４・・・シンク保護ゲート発生回路、２５・・・タイ
ミング信号発生回路、２ト・・バーストエラー検出回路
、２７．２８・・・ウィンドウ信号入力端子、２９・・
・ＤＳＴ発生回路。 出願人代理人　弁理士　鈴江武彦 テープ記録状態 第１図 ８　　　　　　　　　　１２８　　　　　　　　　　８
ブロツクトラツクフオーマツト （α） （ｂ） （８）　　　（８）　　　（８）　　　（８）　　　　
　　（２５６ビツト）第２図 第４図 ドロップアウト発生（バーストエラ一部）第７図 第９図

Claims (1)

【特許請求の範囲】
1. ブロック単位で伝送されるデジタルデータに対して各ブ
   ロックの順序を示す規則的に変化するブロックアドレス
   を付加した形で伝送されるデータ系列からブロックアド
   レスを検出するブロックアドレス検出回路において、前
   回伝送されたブロックアドレスのパリティチェック結果
   及び今回伝送されるブロックアドレスのパリティチェッ
   ク結果を保持する第１の手段と、前回伝送もしくは推測
   されたブロックアドレスと今回伝送されるブロックアド
   レスとの間の規則性を判定する第２の手段と、データ伝
   送が開始されてから上記第１及び第２の手段により得ら
   れるデータからブロックアドレスが正しく安定して検出
   されたことを検出する第３の手段と、伝送されるデータ
   系列中のバーストエラーを検出する第４の手段と、デー
   タ系列中の初めのブロックアドレスとしては今回伝送さ
   れるブロックアドレスを出力し、上記第３の手段により
   安定状態が検出された後は前回値をもとに今回値を推測
   した値を出力する第５の手段と、上記第１ないし第４の
   手段の結果により上記第５の手段から出力されるブロッ
   クアドレスを採用するか否かを判定制御する第６の手段
   とを具備したことを特徴とするブロックアドレス検出回
   路。