JPS6313354B2 - - Google Patents
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- JPS6313354B2 JPS6313354B2 JP18306780A JP18306780A JPS6313354B2 JP S6313354 B2 JPS6313354 B2 JP S6313354B2 JP 18306780 A JP18306780 A JP 18306780A JP 18306780 A JP18306780 A JP 18306780A JP S6313354 B2 JPS6313354 B2 JP S6313354B2
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- JP
- Japan
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- semiconductor layer
- region
- gate electrode
- normally
- electrode
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 46
- 230000005669 field effect Effects 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、ノーマリオフ型シヨツトキ接合電界
効果トランジスタの改良に関する。
効果トランジスタの改良に関する。
従来、第１図を伴つて次に述べるノーマリオフ
型シヨツトキ接合電界効果トランジスタ（以下、
簡単のため、ノーマリオフ型トランジスタと称
す）が提案されている。
型シヨツトキ接合電界効果トランジスタ（以下、
簡単のため、ノーマリオフ型トランジスタと称
す）が提案されている。
すなわち、絶縁性乃至半絶縁性基板１上に、例
えば、GaAsでなり且つ例えばＮ型（その不純物
濃度は十分低い）の半導体層２が配され、一方、
その半導体層２上に、それとの間でヘテロ接合３
を形成すべく、例えば、GaAl1-xASx（０＜ｘ＜
１）でなる半導体層２とは異種であつて半導体層
２に比し小さな電子親和力を有し、且つ半導体層
２に比し高い不純物濃度を有するＮ型の半導体層
４が配されている。
えば、GaAsでなり且つ例えばＮ型（その不純物
濃度は十分低い）の半導体層２が配され、一方、
その半導体層２上に、それとの間でヘテロ接合３
を形成すべく、例えば、GaAl1-xASx（０＜ｘ＜
１）でなる半導体層２とは異種であつて半導体層
２に比し小さな電子親和力を有し、且つ半導体層
２に比し高い不純物濃度を有するＮ型の半導体層
４が配されている。
また、半導体層４上に、ソース電極５及びドレ
イン電極６が、オーミツクに付され、且つソース
電極５及びドレイン電極６間において、半導体層
４を横切つて延長せるゲート電極７が、シヨツト
キ接合８を形成すべく付されている。
イン電極６が、オーミツクに付され、且つソース
電極５及びドレイン電極６間において、半導体層
４を横切つて延長せるゲート電極７が、シヨツト
キ接合８を形成すべく付されている。
この場合、半導体層４のゲート電極７下の領域
９を挾むソース電極５及びドレイン電極６側の領
域１０及び１１が、半導体層２のゲート電極７下
の領域１２を挾むソース電極５及びドレイン電極
６側の領域１３及び１４におけるヘテロ接合３側
に、常に、電子蓄積層１５及び１６が存するに十
分な、大なる厚さD1となされている。
９を挾むソース電極５及びドレイン電極６側の領
域１０及び１１が、半導体層２のゲート電極７下
の領域１２を挾むソース電極５及びドレイン電極
６側の領域１３及び１４におけるヘテロ接合３側
に、常に、電子蓄積層１５及び１６が存するに十
分な、大なる厚さD1となされている。
また、半導体層４のゲート電極７下の領域９
が、ゲート電極７と、ソース電極５またはドレイ
ン電極６との間に外部より与える制御電圧が、零
である場合、半導体層２のゲート電極７下の領域
１２において、そのヘテロ接合３側にも、電子蓄
積層が実質的に存しないのに十分な、小なる厚さ
D2となされている。
が、ゲート電極７と、ソース電極５またはドレイ
ン電極６との間に外部より与える制御電圧が、零
である場合、半導体層２のゲート電極７下の領域
１２において、そのヘテロ接合３側にも、電子蓄
積層が実質的に存しないのに十分な、小なる厚さ
D2となされている。
以上が、従来提案されているノーマリオフ型シ
ヨツトキ接合電界効果トランジスタの構成であ
る。
ヨツトキ接合電界効果トランジスタの構成であ
る。
このような構成を有するノーマリオフ型トラン
ジスタの場合、半導体層２のゲート電極７下の領
域１２を挾むソース電極５及びドレイン電極６側
の領域１３及び１４におけるヘテロ接合３側に
は、常に、電子蓄積層１５及び１６が存するが、
半導体層２のゲート電極７下の領域１２には、そ
のゲート電極７と、ソース電極５またはドレイン
電極６との間に外部より与える制御電圧が零であ
る場合、電子蓄積層１５及び１６のような電子蓄
積層は存しない。
ジスタの場合、半導体層２のゲート電極７下の領
域１２を挾むソース電極５及びドレイン電極６側
の領域１３及び１４におけるヘテロ接合３側に
は、常に、電子蓄積層１５及び１６が存するが、
半導体層２のゲート電極７下の領域１２には、そ
のゲート電極７と、ソース電極５またはドレイン
電極６との間に外部より与える制御電圧が零であ
る場合、電子蓄積層１５及び１６のような電子蓄
積層は存しない。
従つて、ゲート電極７と、ソース電極５または
ドレイン電極６との間に外部より与えられる制御
電圧が零である場合、電子蓄積層が、ゲート電極
７下において、間断されている。
ドレイン電極６との間に外部より与えられる制御
電圧が零である場合、電子蓄積層が、ゲート電極
７下において、間断されている。
このため、ソース電極５及びドレイン電極６間
でみてオフを保ち、しかしながら、このような状
態から、ゲート電極７と、ソース電極５またはド
レイン電極６との間に、外部より、ゲート電極７
側を正とする制御電圧を与えれば、半導体層２の
ゲート電極７下の領域１２におけるヘテロ接合３
側に、その制御電圧の値に応じた電子蓄積層が生
ずる。
でみてオフを保ち、しかしながら、このような状
態から、ゲート電極７と、ソース電極５またはド
レイン電極６との間に、外部より、ゲート電極７
側を正とする制御電圧を与えれば、半導体層２の
ゲート電極７下の領域１２におけるヘテロ接合３
側に、その制御電圧の値に応じた電子蓄積層が生
ずる。
よつて、予め、ソース電極５及びドレイン電極
６間に電源を通じて負荷を接続して置けば、その
負荷に、ゲート電極７と、ソース電極５またはド
レイン電極６との間に与える制御電圧に応じた電
流を供給し得る。
６間に電源を通じて負荷を接続して置けば、その
負荷に、ゲート電極７と、ソース電極５またはド
レイン電極６との間に与える制御電圧に応じた電
流を供給し得る。
従つて、ノーマリオフ型トランジスタとしての
機能が得られる。
機能が得られる。
しかしながら、上述した従来のノーマリオフ型
トランジスタの場合、上述したノーマリオフ型ト
ランジスタとしての機能が得られるように、半導
体層４を、そのゲート電極７下の領域９の厚さ
D2をして、その領域９を挾むソース電極５及び
ドレイン電極６側の領域１０及び１１の厚さD1
に比し小なる厚さを有するものにする必要があ
る。
トランジスタの場合、上述したノーマリオフ型ト
ランジスタとしての機能が得られるように、半導
体層４を、そのゲート電極７下の領域９の厚さ
D2をして、その領域９を挾むソース電極５及び
ドレイン電極６側の領域１０及び１１の厚さD1
に比し小なる厚さを有するものにする必要があ
る。
また、このため、ノーマリオフ型トランジスタ
を製造するに困難を伴うばかりか、領域９の厚さ
D2を所期の値に得るのに困難を伴うことのため、
上述したノーマリオフ型トランジスタとしての機
能が、良好な特性をもつて得られないなどの欠点
を有していた。
を製造するに困難を伴うばかりか、領域９の厚さ
D2を所期の値に得るのに困難を伴うことのため、
上述したノーマリオフ型トランジスタとしての機
能が、良好な特性をもつて得られないなどの欠点
を有していた。
よつて、本発明は、上述した欠点のない、新規
なノーマリオフ型トランジスタを提案せんとする
もので、以下、詳述するところから明らかとなる
であろう。
なノーマリオフ型トランジスタを提案せんとする
もので、以下、詳述するところから明らかとなる
であろう。
本発明者などは、第１図で上述したノーマリオ
フ型シヨツトキ接合電界効果トランジスタの構成
において、その半導体層４のゲート電極７下の領
域９を挾むソース電極５及びドレイン電極６側の
領域１０及び１１の厚さD1を小にしても、これ
に応じて領域１０及び１１のＮ型不純物濃度を高
めさえすれば、半導体層２のゲート電極７下の領
域１２を挾むソース電極５及びドレイン電極６側
の領域１３及び１４のヘテロ接合３側に電子蓄積
層１５及び１６が存することに変りがないという
ことが確認されたことに基き、本発明によるノー
マリオフ型シヨツトキ接合電界効果トランジスタ
を提案するに到つた。
フ型シヨツトキ接合電界効果トランジスタの構成
において、その半導体層４のゲート電極７下の領
域９を挾むソース電極５及びドレイン電極６側の
領域１０及び１１の厚さD1を小にしても、これ
に応じて領域１０及び１１のＮ型不純物濃度を高
めさえすれば、半導体層２のゲート電極７下の領
域１２を挾むソース電極５及びドレイン電極６側
の領域１３及び１４のヘテロ接合３側に電子蓄積
層１５及び１６が存することに変りがないという
ことが確認されたことに基き、本発明によるノー
マリオフ型シヨツトキ接合電界効果トランジスタ
を提案するに到つた。
第２図は、本発明によるノーマリオフ型シヨツ
トキ接合電界効果トランジスタの実施例を示す。
トキ接合電界効果トランジスタの実施例を示す。
第２図において、第１図との対応部分には同一
符号を付し、詳細説明は省略する。
符号を付し、詳細説明は省略する。
第２図に示す本発明によるノーマリオフ型シヨ
ツトキ接合電界効果トランジスタは、次の事項を
除いて、第１図で上述した従来のノーマリオフ型
シヨツトキ接合電界効果トランジスタと同様の構
成を有する。
ツトキ接合電界効果トランジスタは、次の事項を
除いて、第１図で上述した従来のノーマリオフ型
シヨツトキ接合電界効果トランジスタと同様の構
成を有する。
すなわち、半導体層４が、そのゲート電極７下
の領域９を挾むソース電極５及びドレイン電極６
側の領域１０及び１１の厚さD1をして、領域９
の厚さD2と等しい厚さを有するものとなされて
いる。
の領域９を挾むソース電極５及びドレイン電極６
側の領域１０及び１１の厚さD1をして、領域９
の厚さD2と等しい厚さを有するものとなされて
いる。
しかしながら、半導体層４のゲート電極７下の
領域９が、半導体層２のゲート電極７下の領域に
電子蓄積層が存しないのに十分な低い不純物濃度
を有している。
領域９が、半導体層２のゲート電極７下の領域に
電子蓄積層が存しないのに十分な低い不純物濃度
を有している。
また、半導体層４のゲート電極７下の領域９を
挾む領域１０及び１１が、半導体層２のゲート電
極７下の領域１２を挾むソース電極５及びドレイ
ン電極６側の領域１３及び１４のヘテロ接合３側
に電子蓄積層１５及び１６が存するのに十分な、
半導体層４のゲート電極７下の領域９に比し高い
Ｎ型不純物濃度を有している。
挾む領域１０及び１１が、半導体層２のゲート電
極７下の領域１２を挾むソース電極５及びドレイ
ン電極６側の領域１３及び１４のヘテロ接合３側
に電子蓄積層１５及び１６が存するのに十分な、
半導体層４のゲート電極７下の領域９に比し高い
Ｎ型不純物濃度を有している。
以上が、本発明によるノーマリオフ型シヨツト
キ接合電界効果トランジスタの実施例の構成であ
る。
キ接合電界効果トランジスタの実施例の構成であ
る。
このような構成を有する本発明によるノーマリ
オフ型シヨツトキ接合電界効果トランジスタによ
れば、それが上述した事項を除いて、第１図で上
述した従来のノーマリオフ型シヨツトキ接合電界
効果トランジスタの場合と同様の構成を有するの
で、詳細説明は省略するが、第１図で上述した従
来のノーマリオフ型トランジスタの場合と同様の
ノーマリオフ型トランジスタの機能が得られるこ
と明らかである。
オフ型シヨツトキ接合電界効果トランジスタによ
れば、それが上述した事項を除いて、第１図で上
述した従来のノーマリオフ型シヨツトキ接合電界
効果トランジスタの場合と同様の構成を有するの
で、詳細説明は省略するが、第１図で上述した従
来のノーマリオフ型トランジスタの場合と同様の
ノーマリオフ型トランジスタの機能が得られるこ
と明らかである。
しかしながら、この場合、半導体層４を、その
ゲート電極７下の領域９の厚さD2をして、その
領域９を挾むソース電極５及びドレイン電極６側
の領域１０及び１１の厚さD1に比し小なる厚さ
を有するものにする必要がなく、従つて、半導体
層４を各部均一な厚さを有するものにすることが
できる。
ゲート電極７下の領域９の厚さD2をして、その
領域９を挾むソース電極５及びドレイン電極６側
の領域１０及び１１の厚さD1に比し小なる厚さ
を有するものにする必要がなく、従つて、半導体
層４を各部均一な厚さを有するものにすることが
できる。
また、このような各部均一な厚さを有する半導
体層４は、通常の方法で、半導体層２上に直ちに
得られることを意味する。このため、ノーマリオ
フ型トランジスタを、第１図で上述した従来のノ
ーマリオフ型トランジスタの場合に比し、容易に
製造し得る。
体層４は、通常の方法で、半導体層２上に直ちに
得られることを意味する。このため、ノーマリオ
フ型トランジスタを、第１図で上述した従来のノ
ーマリオフ型トランジスタの場合に比し、容易に
製造し得る。
また、領域９の厚さD2が、半導体層４を得た
ときの厚さであるので、その厚さD2を、所期の
値として容易に得ることができ、よつて、上述し
たノーマリオフ型トランジスタとして機能が、第
１図のノーマリオフ型トランジスタの場合に比
し、良好な特性で得られる。
ときの厚さであるので、その厚さD2を、所期の
値として容易に得ることができ、よつて、上述し
たノーマリオフ型トランジスタとして機能が、第
１図のノーマリオフ型トランジスタの場合に比
し、良好な特性で得られる。
第１図は、従来のノーマリオフ型トランジスタ
を示す略線的断面図である。第２図は、本発明に
よるノーマリオフ型トランジスタの実施例を示す
略線的断面図である。 １……基板、２，４……半導体層、３……ヘテ
ロ接合、５……ソース電極、６……ドレイン電
極、７……ゲート電極、８……シヨツトキ接合、
９，１０，１１，１２，１３，１４……領域、１
５，１６……電子蓄積層。
を示す略線的断面図である。第２図は、本発明に
よるノーマリオフ型トランジスタの実施例を示す
略線的断面図である。 １……基板、２，４……半導体層、３……ヘテ
ロ接合、５……ソース電極、６……ドレイン電
極、７……ゲート電極、８……シヨツトキ接合、
９，１０，１１，１２，１３，１４……領域、１
５，１６……電子蓄積層。
Claims (1)
- 【特許請求の範囲】 １ 第１の半導体層上に、それとの間でヘテロ接
合を形成するように、上記第１の半導体層に比し
小さな電子親和力を有し、且つ上記第１の半導体
層に比し高い不純物濃度を有するＮ型の第２の半
導体層が配され、 上記第２の半導体層上に、ソース電極及びドレ
イン電極がオーミツクに付され、且つ上記ソース
電極及びドレイン電極間において、上記第２の半
導体層を横切つて延長しているゲート電極がシヨ
ツトキ接合を形成するように付されているノーマ
リオフ型シヨツトキ接合電界効果トランジスタに
おいて、 上記第２の半導体層の上記ゲート電極下の第１
の領域が、上記第１の半導体層の上記ゲート電極
下の領域に電子蓄積層が存しないのに十分な低い
不純物濃度を有し、 上記第２の半導体層の上記第１の領域を挾む上
記ソース電極及び上記ドレイン電極側の第２及び
第３の領域が、上記第１の半導体層の上記ゲート
電極を挾む上記ソース電極及び上記ドレイン電極
側の領域の上記ヘテロ接合側に電子蓄積層が存す
るのに十分な、上記第１の領域に比し高いＮ型不
純物濃度を有していることを特徴とするノーマリ
オフ型シヨツトキ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18306780A JPS57106081A (en) | 1980-12-23 | 1980-12-23 | Normally-off type schottky junction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18306780A JPS57106081A (en) | 1980-12-23 | 1980-12-23 | Normally-off type schottky junction field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106081A JPS57106081A (en) | 1982-07-01 |
| JPS6313354B2 true JPS6313354B2 (ja) | 1988-03-25 |
Family
ID=16129161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18306780A Granted JPS57106081A (en) | 1980-12-23 | 1980-12-23 | Normally-off type schottky junction field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106081A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128659U (ja) * | 1989-03-31 | 1990-10-23 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05820U (ja) * | 1991-06-20 | 1993-01-08 | ミサワホーム株式会社 | 小屋裏換気機能を有する化粧母屋 |
-
1980
- 1980-12-23 JP JP18306780A patent/JPS57106081A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128659U (ja) * | 1989-03-31 | 1990-10-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106081A (en) | 1982-07-01 |
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