JPS63132521A

JPS63132521A - 半導体集積回路

Info

Publication number: JPS63132521A
Application number: JP61279943A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-11-25
Filing date: 1986-11-25
Publication date: 1988-06-04
Anticipated expiration: 2012-04-23
Also published as: JP2603925B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、内部データを外部に出力する出力バッファ
回路を備えた半導体集積回路に関する。

（従来の技術）半導体集積回路では、その出力によって外部に存在する
大きな容量、例えば１ｏＯｐＦ程度の負荷容量を駆動す
る必要がある。このため、半導体集積回路の内部データ
を外部に出力する出力バッファ回路では、゛このような
大きな負荷容量を充分に駆動することができるように、
出力段のトランジスタの電流駆動能力を極めて大きく設
定している。

このような出力バッファ回路の一般的な構成を第５図に
示す。集積回路内部で形成されたデータＤｏｕｔ’は出
力バッファ回路の入力端子５１に供給される。この出力
バッファ回路を動作させる期間では信号ＯＤ１が“Ｌル
ーベルに、信号ＯＤ２が“Ｈ“レベルにそれぞれされる
。これにより、信号ＯＤＩで制御されるＰチャネルＭＯ
Ｓトランジスタ（以下、Ｐトランジスタと称する）５２
がオン、ＮチャネルＭＯＳトランジスタ（以下、Ｎトラ
ンジスタと称する）５３がオフする。これにより、端子
５１に供給されたデータＤｏｕｔ’　は、Ｐトランジス
タ５４とＮトランジスタ５５とからなるＣＭＯＳ型のイ
ンバータ及びＰトランジスタ５６とＮトランジスタ５７
とからなるＣＭＯＳ型のインバータを順次介して、出力
段のＰトランジスタ５８のゲートに供給される。他方、
信号ＯＤ２で制御されるＮトランジスタ５９がオン、Ｐ
トランジスタ６０がオフする。

これにより、端子５１に供給されたデータＤｏｕｔ’は
、ＰトランジスタＧｌとＮトランジスタ６２とからなる
ＣＭＯＳ型のインバータ及びＰトランジスタ８３とＮト
ランジスタ６４とからなるＣＭＯＳｕのインバータを順
次介して、出力段のＮトランジスタ６５のゲートに供給
される。ここで、上記出力段のトランジスタ５８．６５
の各ソースは正極性の電源電圧ＶＤＤのノード、アース
電圧ＶＳＳのノードにそれぞれ接続され、ドレインは共
に出力端子６Ｂに接続されている。

このような出力バッファ回路では、端子５１に供給され
る内部データＤｏｕｔ’のレベルに応じて出力段のトラ
ンジスタ５８．８５のいずれか一方がオンし、このオン
しているトランジスタを介して、出力端子６Ｂに接続さ
れた負荷容量６７がＶＤＤに充電もしくはＶＳＳに放電
される。そして、この負荷容ｆｆ１Ｂ７を大きな電流で
充、放電して出力端子６６から出力すべきデータＤ　ｏ
ｕｔの立ち上がり、立ち下がりを急峻にするため、トラ
ンジスタ５８．６５の素子寸法が大きくされ、それぞれ
のコンダクタンスが大きく設定されている。

ところで、このような出力バッファ回路を備えた半導体
集積回路、いわゆるＩＣをシステムに組込む場合、上記
電源電圧ＶＤＤとアース電圧ＶＳＳは、それぞれ電源装
置７０から配線を介して出力バッファ回路に供給される
。このため、ＶＤＤとＶＳＳの配線に存在するインダク
タンス７Ｌ　７２の影響により、これらの配線に大きな
電流が流れると電圧ｖｐｐ、ｖｓｓに大きな電位変動が
発生する。すなわち、これらの配線に存在するインダク
タンス成分をＬとし、配線に流れる電流の時間的変化の
割合いをｄｉ／ｄｔとすると、配線には次の式で与えら
れるような電位変化ΔＶが生じる。

Δｖ−Ｌ　・（ｄ　ｉ／ｄ　ｔ）　　　−１第６図は上
記出力バッファ回路における各部分の電圧、電流波形を
示す波形図である。なお、第６図において、ａは出力段
のＰトランジスタ５８のゲート電圧であり、同じくｂは
Ｎトランジスタ６５のゲート電圧であり、またＩｓはト
ランジスタ５８のドレイン電流、Ｉｔはトランジスタ６
５のドレイン電流である。

第６図に示すように、内部データＩ）ｏｕｔ’のレベル
が変化した後に、トランジスタ５ｇ、８５のゲート電圧
ａＳｂが変化し、これによりトランジスタ５８．６５が
スイッチング動作する。この結果、トランジスタ５８の
ドレイン電流Ｉｓもしくはトランジスタ６５のドレイン
電流Ｉｔが流れ、この電流によって電圧ｖＤＤ　Ｓｖｓ
　Ｓに電位変動が生じる。

このように出力バッファ回路からデータが出力されると
き、出力段に大きな電流が流れることにより、ＩＣ内部
で電圧Ｖ　Ｄ　Ｄ　ｓ　Ｖ　Ｓ　Ｓに電位変動が生じる
。そして、この電位変動によりＩＣに誤動作が引き起こ
される。負荷容量に対する充、放電電流で引き起こされ
る誤動作は、ＩＣが高速性を要求され、より短時間で負
荷容量の充、放電を行なう必要がある場合、より大きな
電流を流す必要があるため、益々起り易くなる。

このような電源電圧の電位変動に基づく誤動作としては
種々あるが、その中の一つにセンス・アンプの誤動作が
ある。通常、センス・アンプは半導体メモリにおいて、
データを高速に読み出すために極めて微少な電位変化を
検出する必要がある。

ところが、このセンス・アンプにもＩＣ内部の電圧ＶＤ
Ｄ、ＶＳＳが供給されており、この電位変動によりセン
ス・アンプの誤動作が引き起こされる。例えば、センス
・アンプは二つのノードの電位を比較し、その電位の高
低に応じて“Ｌ″レベルもしくは“Ｈ”　レベルのデー
タを出力する。このとき、上記二つの人力ノードの寄生
容量の差により、ＶＤＤあるいはＶＳＳの変化に対する
出力応答が異なってくる。すなわち、寄生容量が大きけ
ればＶＤＤあるいはＶＳＳの変化に追従する速度は遅く
なり、小さければ追従速度は早くなる。

このようにセンス・アンプの二つのノードの寄生容量の
差が’ｌｊ’ＤＤ％ＶＳＳの変化に対する追従速度を異
ならせ、これにより二つのノードの電位の高低関係が一
時的に逆転し、この結果、誤ったデータが出力されるこ
とになる。このような誤動作はセンス争アンプの二つの
ノードの入力電位差が小さな程、起り易い。しかしなが
ら、読み出し速度の高速化のためにはこの電位芹が小さ
な程良いため、高速性が要求される半導体集積回路では
このような誤動作が益々発生し易くなる。

（発明が解決しようとする問題点）このように従来の半導体集積回路では、出力データのレ
ベルが変化する際に電源電圧の電位変動が起り、これに
より誤動作が引き起こされるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、出力データのレベル変化に伴う誤動
作を防止することができる半導体集積回路を提供するこ
とにある。

［発明の構成］（問題点を解決するための手段）この発明の半導体集積回路は、内部データを外部に出力
する出力バッファ部と、上記内部データのレベル変化を
検出してパルス信号を発生するパルス発生部と、上記パ
ルス信号が発生される直前の内部データをパルス信号が
発生している期間中保持しこの保持データを内部データ
の代わりに出力バッファ部に供給するデータ保持部とか
ら構成されている。

（作用）この発明の半導体集積回路では、出力バッファ部に供給
されるデータのレベル変化を検出し、これが検出された
ときにパルス信号を発生する。そしてこのパルス信号が
発生している期間に、出力バッファ部への内部データの
取込みを一時的に中止することにより電源電位の変動に
基づく誤動作を防止するようにしている。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の半導体集積回路の一実施例の構成を
示すブロック図である。

図において、１１は二つのノードにおける微少電位を比
較することによって内部データＤｏｕｔ’を発生するセ
ンス争アンプである。このセンス・アンプ１１からの内
部データＩ）ｏｕｔ’　は出力バッファ回路１２に供給
される。上記出力バッファ回路１２はこの集積回路の内
部データＤｏｕｔ’を外部に出力するためのものであり
、この出力バッファ回路１２から出力されるデータＤ　
ｏｕｔは出力端子１３を介して集積回路外部に出力され
る。そして、上記センス・アンプ１１及び出力バッファ
回路１２には配線■４．１５それぞれを介して正極性の
電源電圧ＶＤＤ、アース電圧ＶＳＳが供給されている。

ｔｅは上記出力バッファ回路１２に供給される内部デー
タＤｏｕｔ’を始めとする同一集積回路内の他の出力バ
ッファ回路に供給される内部データのレベルを検出し、
そのうちいずれか一つのデータのレベルが変化する際に
所定のパルス幅を持つパルス信号Ｓを発生するパルス発
生回路である。このパルス信号Ｓは上記出力バッファ回
路１２を始めとし、同一集積回路内の他の出力バッファ
回路に供給されている。

このような構成の集積回路において、内部データＤｏｕ
ｔ’のレベルが変化し、この後、出力バッファ回路１２
の出力データＤｏｕｔに基づいて出力端子１３に接続さ
れている図示しない負荷容量が充、放電され、これによ
り前記のように配線１４もしくは１５の電圧ＶＤＤ％Ｖ
ＳＳに電位変動が発生する。

このとき、上記内部データＤｏｕＬ’のレベル変化がパ
ルス発生回路１４で検出され、これによりパルス信号Ｓ
が発生され、出力バッファ回路１２に入力される。この
信号Ｓの入力により、出力バッフアロ路１２は信号Ｓが
入力する直前の内部データＤｏｕｔ’　を保持し、信号
Ｓが人力した後はその信号Ｓの期間中、データＤｏｕｔ
’の取り込み動作を一時的に停止する。従って、パルス
信号Ｓの期間を適度に設定しておけば、配線Ｉ４．１５
の電圧ＶＤＤＳＶＳＳに電位変動が発生している期間に
、センス・アンプ回路１１が誤動作し、誤ったデータを
出ノｊしたとしても、この誤ったデータが出力バッファ
回路１２に取り込まれ、集積回路外部に出力されること
が避けられる。

第２図は上記実施例における出力バッファ回路Ｉ２の具
体的な構成を示す回路図である。図において、２１は前
記第５図に示す回路と同様に構成された出力バッファ部
であり、２２は入力遮断部、２３はデータラッチ部であ
る。。

前記パルス発生回路１６でパルス信号Ｓが発生していな
い期間、すなわち信号Ｓが“Ｈ”レベル、その反転信号
Ｓが“Ｌ″レベルときには、入力遮断部２２内のＰトラ
ンジスタ２４及びＮトランジスタ２５が共に導通し、内
部データＤｏｌｔ”がＰトランジスタ２Ｇ及びＮトラン
ジスタ２７からなるインバータで反転され、データラッ
チ部２３に供給される。

他方、内部データＤｏｕｔ’のレベル変化がパルス発生
回路１６で検出され、信号Ｓが“Ｌ”レベル、その反転
信号Ｓが“Ｈ＃レベルになると、入力遮断部２２内のＰ
トランジスタ２４及びＮトランジスタ２５が共に非導通
となり、データラッチ部２３が白部データＤｏｕｔ’か
ら遮断される。一方、信号Ｓが“Ｌルベル、その反転信
号Ｓが“Ｈ”レベルになる直前までの入力遮断部２２か
らの出力データは、２個のＣＭＯＳインバータ２８．２
９の入出力端子を互いに接続して構成されるデータラッ
チ部２３で保持されている。従って、入力遮断部２２が
遮断状態になっている期間は、このデータラッチ部２３
の保持データが出力バッファ部２１に供給される。

第３図は実施例装置におけるパルス発生回路１６の具体
的な構成の一例を示す回路図であり、第４図はそのタイ
ミングチャートである。この回路内には各１ビツトの内
部データＤｏｕｔ’のレベル変化を検出するレベル変化
検出回路４０が出力バッファ回路１２に対応した数だけ
設けられ、これら各レベル変化検出回路４０は全て同様
に構成されている。

このパルス発生回路において、いずれか１ビツトのデー
タＤｏｕｔ’が例えば“Ｈ″レベルら“Ｌ”レベルに変
化した場合を考える。データＩ）ｏｕｔ’が“Ｌ”レベ
ルに変化した後、直列接続された奇数個（この例では５
個）のインバータで構成された遅延回路４１で設定され
た時間ｔｄだけ遅れて、この遅延回路４１の出力Ａが“
Ｌ″レベルらＨ”レベルに変化する。他方、いずれか１
ビツトのデータＤｏｕｔ’が“Ｌ”　レベルから“Ｈ″
レベル変化した場合には、データＩ）ｏｕｔ’が“Ｈ″
レベル変化した後から遅延回路４１で設定された時間ｔ
ｄだけ遅れてその出力ＡがＬ”レベルに変化する。

上記遅延回路４１の出力Ａと上記データＤｏｕｔ’とは
排他的論理和回路４２に供給されていので、この排他的
論理和回路４２の出力Ｂは両データのレベルが互いに異
なるときにのみ“Ｈ”レベルとなる。

上記各レベル変化検出回路４０からの出力Ｂはナントゲ
ート４３に並列に供給されており、このナントゲート４
３の出力として得られる前記反転パルス信号Ｓは、第４
図に示すようにデータＤｏｕｔ’のレベルが変化する毎
に所定期間、すなわち遅延回路４１の設定時間ｔｄの期
間だけ“Ｈ”レベルに設定される。なお、パルス信号Ｓ
はこの逆相信号であり、例えばインバータによりパルス
信号Ｓを反転することにより形成される。

Ｃ発明の効果］以上説明したようにこの発明によれば、出力データのレ
ベル変化に伴う誤動作を防止することができる半導体集
積回路が提供できる。

【図面の簡単な説明】

第１図はこの発明の実施例装置の全体の構成を示す、ブ
ロック図、第２図は上記実施例装置の一部を具体的に示
す回路図、第３図は上記実施例装置の他の部分を具体的
に示す回路図、第４図はそのタイミングチャート、第５
図は一般的な出力バッファ回路の回路図、第６図はその
波形図である。１１・・・センス・アンプ、１２・・・出力バッファ回
路、Ｉ３・・・出力端子、１４．１５・・・配線、Ｉ６
・・・パルス発生回路、２１・・・出力バッファ部、２
２・・・入力遮断部、２３・・・データラッチ部、４０
・・・レベル変化検出回路、４１・・・遅延回路、４２
・・・排他的論理和回路、４３・・・ナントゲート。出願人代理人　弁理士　鈴江武彦第３図第４図

Claims

【特許請求の範囲】

（１）内部データを外部に出力する出力バッファ部と、上記内部データのレベル変化を検出してパルス信号を発
生するパルス発生部と、上記パルス信号が発生される直前の内部データをパルス
信号が発生している期間中保持しこの保持データを内部
データの代わりに出力バッファ部に供給するデータ保持
部とを具備したことを特徴とする半導体集積回路。
（２）前記パルス発生部は複数の内部データのレベル変
化を検出して前記パルス信号を発生するように構成され
ている特許請求の範囲第１項に記載の半導体集積回路。
（３）前記データ保持部は、前記パルス信号の期間に出
力バッファ部を内部データから遮断する遮断部と、上記
パルス信号が発生される直前の内部データをラッチする
ラッチ部とから構成されている特許請求の範囲第１項に
記載の半導体集積回路。