JPS63117537A - モニタ条件自動設定機能付シリアル伝送モニタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明はシリアル伝送路に流れている伝送信号を監視し
、該信号中の異常の有無などを判別し表示するシリアル
伝送路のモニタ装置であって、特に監視対象となる伝送
信号についてのボーレート、単位フレームの構成（つま
り単位データ長、パリテイビットの有無、偶奇、ストッ
プビット長）などのモニタ条件を自動的に設定する機能
を備えたものに関する。 なお以下、各図において同一の符号は同一または相当部
分を示す。また論理もしくはレベル”Ｈｉｇｈ”、”Ｌ
ｏｗ”は単にＨ”、”Ｌ″と記することとする。

【従来の技術】

従来このようなシリアル伝送モニタ装置は各社から製品
化され、オンラインスコープなどの名称で知られている
が、そのほとんどは使用者があらかじめモニタ条件（ボ
ーレート、単位データ長、パリティビットの有無、偶奇
、ストップビット長）をキーボードなどからセントする
ことによってモニタ可能となる。

【発明が解決しようとする問題点】

ところで、最近の伝送技術の進歩により、シリアル伝送
を使用する場合が飛躍的に増加しており、シリアル伝送
システムのメンテナンスが重要となってきている。しか
し、シリアル伝送路に、障害が発生しても、シリアル伝
送の専門家が少ないために、必ずしも伝送路をよく理解
している人がメンテナンスに当るとは限らず往々にして
、あまり伝送路の経験の無い人がメンテナンスにあたる
場合が多いと思われる。 この場合、上述したような伝送モニタ装置では、伝送路
をモニタする前にモニタ装置自体を理解しないとモニタ
条件の設定ができないため、モニタ作業に時間がかかる
という問題点がある。 あるいは、モニタ装置の取り扱いが判っても、伝送路の
ポートレート、単位データ長、パリティビットの有無、
偶奇などのモニタ条件が不明なために、モニタ作業に時
間がかかるという問題点がある。 この発明の目的はシリアル伝送路から受信した伝送信号
から、前記のようなモニタ条件を自動的に推定して設定
する機能を内臓したシリアル伝送モニタ装置を提供する
ことにより、伝送技術の未熟練者でも速やかにシリアル
伝送路をモニタできるようにすることにある。

【問題点を解決するための手段】

上記問題点を解決するために本発明によれば、「シリア
ル伝送路（Ｌなど）上に流れる伝送信号を監視し、該伝
送信号中の異常の有無などを判別。 表示するシリアル伝送モニタ装置において、前記伝送信
号中の各ビットの時間長を測定する手段（フリップフロ
ップＦＦＩ、ＦＦ２．アンドゲートＡＮＤＩ、ＣＰＵＩ
など）と、 該手段によって測定された前記時間長のうち最小の時間
長を求める手段（ＣＰＵＩなど）と、所定の複数のボー
レートのうち、クロック長が前記の最小時間長に対応す
るボーレートを選択し、（ボーレート発生回路１２など
に）モニタ条件として設定するボーレート設定手段（Ｃ
ＰＵＩなど）と、 前記の設定されたボーレートのもとで、前記伝送信号内
の単位フレーム（１０１など）中の単位データ（１０３
など）を構成するビット数であって所定の複数種類のビ
ット数から選択されたビット数、パリティビット（１０
４など）有、無および偶、奇、ならびに所定の複数のス
トップビット（１０５などの）長さから選択されたスト
ソプビ７）長、のそれぞれを組合せて構成される前記単
位フレームを順次１つづつ（通信用ＬＳＩ１１などに）
仮に設定して、前記伝送信号を受信し、受信エラーが最
小となる前記単位フレームの構成を求めるフレーム構成
決定手段（通信用ＬＳＴＩＩ、ＣＰｕｔなど）と、前記
フレーム構成決定手段を介して求められた前記単位フレ
ームについての前記ビット数、パリティビットの有、無
のいずれかおよび偶、奇のいずれか、ならびにストップ
ビット長を正規のモニタ条件として設定するフレーム構
成設定手段（ＣＰＵＩ’など）と、を備えた」ものとす
る。

【作　用】

前記ビット時１団長測定手段によって伝送信号中の立上
りと立下りの間の時間長が求められ、前記最小の時間長
を求める手段によって伝送信号中の１ビット分の時間長
が求められる。前記ボーレート設定手段は所定のボーレ
ートの中からこの１ビット分の時間長に対するクロック
長を持つボーレ−トを選んで設定する。このようにして
ボーレートが定まったので、前記フレーム構成決定手段
はこのボーレートのもとて種々のフレーム構成を仮に設
定し、その時、受信エラーが最小となるフレーム構成を
求める。これによりフレーム構成が定まったので前記フ
レーム構成設定手段は求まったフレーム構成を正規のも
のとして設定し、このモニタ条件自動設定の動作を終ら
せる。

【実施例】

以下第１図〜第８図に基づいて本発明の詳細な説明する
。第１図は本発明装置の一実施例としての要部構成を示
すブロック回路図、第２図は同じく本発明装置の全体の
構成を示すブロック回路図、第３図〜第７図は同じく第
１図の動作を説明するためのフローチャート、第８図は
伝送信号の、　　フレーム構成の説明図である。 このシリアル伝送モニタ装置の監視対象となる信号、す
なわち後述のシリアル伝送路り上を流れる伝送信号は一
般に第７図のようなフォーマットを持つ、−かたまりの
信号を単位として構成されている。同図において、１０
１は単位フレーム、１０２は”Ｌ”の１ビツトからなり
単位データの始まりを表すスタートビット、１０３は例
えば５〜８ビツトからなる単位正味データとしての単位
データ、１０４は１ビツトからなる誤り訂正用のパリテ
ィビット、１０５は”Ｈ”の１．　　ＩＩＡまたは２ビ
ツトの何れかからなり単位データの終りを表すストップ
ビットである。なお、前記パリティビット１０４は偶数
、または奇数の別があり、またこのパリティビット１０
４が付加されない場合もある。 前記単位データ１０３のビット数（単位データ長とも呼
ぶ）、パリティビット１０４の有、無および偶、奇なら
びにストップビット１０５のビット数（ストップビット
長という）等のフレーム構成条件と伝送速度（つまり第
７図の各ビットの時間長に対応するボーレート（ｂｐｓ
））とは当該のシリアル伝送系において予め所定の条件
に定められており、シリアル伝送モニタ装置が実際に監
視動作を開始する前に予めこのモニタ装置に設定される
ものである。ここでは便宜上前記のフレーム構成条件と
伝送速度とを合せてモニタ条件と呼ぶ。 次に第２図において、Ｌは監視対象となる伝送信号が流
れるシリアル伝送路、■はＣＰＵ、２は操作用のキーボ
ード、３は伝送信号受信回路、４は内部メモリ装置、５
は内部表示装置、６は表示出力回路、７は外部表示装置
、８は外部メモリ人力／出力回路、９は外部メモリ装置
である。 前記モニタ条件は手動設定の際は、前記のキーボード２
の操作（押下げ）によってこのモニタ装置に入力設定さ
れる。 ＣＰＵＩは伝送信号受信回路３を介してシリアル伝送路
りから伝送信号を受信する。そして受信した信号をその
まま、あるいは予め操作用キーボード２内のキーの押下
により設定された内容にしたがって、データの処理を行
い、ＲＡＭなどからなる内部メモリ装置４にストアする
。ついでＣＰＵ１は内部メモリ装置４よりデータを読み
出し、そのまま、あるいは予め操作用キーボード２内の
キーの押下により設定されたプロトコルまたはデータフ
ォーマットにしたがって、表示データとなるように処理
を行って内部表示装置５に、あるいは表示出力回路６を
介し外部表示装置７にデータを出力する。またＣＰＵ１
は内部メモリ装置４よりデータを読出し、外部メモリ人
力／出力回路８を介してカセットレコーダー等の外部メ
モリ装置９へ出力する機能を備えている。 本発明の主体となる、前記モニタ条件の自動設定機能部
は、この実施例では前記データ受信回路３内に設けられ
ており、該受信回路３の細部構成は第１図に示される。 即ちこの伝送信号受信回路３は次の構成、つまりフリッ
プフロップＦＦＩ。 ＦＦ２、アントゲ−）ＡＮＤ　１、レシーバ１０、通信
用ＬＳＩＩＩ、ボーレート発生回路１２からなる。 ここでレシーバ１０はシリアル伝送路り上の信号レベル
（例えばＯ〜１２Ｖ）をこのモニタ装置内のレベル（例
えばＯ〜５Ｖ）に変換するレベル変換回路である。 前記通信用ＬＳＴＩＩにはＣＰＵＩを介し前記のフレー
ム構成条件が設定され、このＬＳＩＩＩはシリアル伝送
路り側から受信した各単位フレーム１０１から単位デー
タ１０３を取出してＣＰＵＩに与え、またパリティビッ
ト１０４の偶奇を除き、受信々号のフレーム構成が設定
されたフレーム構成と異なるエラーとしてのフレーミン
グエラーの検出、受信した単位データ１０３から求めた
パリティビット１０４と受信した当該単位フレーム１０
１中のパリティビットとの不一致検出、などの受信エラ
ー検出時にはこのエラー情報をＣＰＵＩに与える。この
通信用ＬＳＩＩＩとしては例えば日本電気型μＰＤ７２
０１が用いられる。 また前記ボーレート発生回路１２には、ＣＰＵ１を介し
ボーレートが設定され、前記単位フレーム１０１中の１
ビツトの時間長の所定数分の１　（例えば１／１６．１
／３２等）に等しい周期の同期用クロックを発生し通信
用ＬＳＩＩＩ等を駆動する。通信用ＬＳＩはこの同期用
クロックを用いながら入力伝送信号中のスタートビット
１０２の立下り点を検出し、以後前記ボーレートで伝送
信号中の各ビットを取込む。このボーレート発生回路と
しては例えば日本電気型μＰＤ８２５３が用いられる。 伝送信号からボーレートを自動的に検出する際、フリッ
プフロップＦＦＩは伝送路りから入力した伝送信号内の
ビットの何れかの立下り部を検出するためのもので、こ
の立下りで”Ｌ”の立下り検出ラッチ信号ＦＦ１ａを出
力し、フリップフロップＦＦ２は同様に伝送信号内のビ
ットの何れかの立上り部を検出するためのもので、この
立上りで”Ｌ”の立上り検出ラッチ信号ＦＦ２ａを出力
し、これらの出力信号ＦＦ１ａ、ＦＦ２ａをアンドゲー
トＡＮＤＩを通して共通の割込信号ＡＮＤ１ａとしてＣ
ＰＵＩの割込みポートＩＮＴに入力している。また、フ
リップフロップＦＦＩ、ＦＦ２はその出力状態を確認す
るためと、その出力をクリアするために、それぞれＣＰ
ＵＩの入力ボートＰｉ１．Ｐｉ２と、出カポ−）ＰＯｌ
、ＰＯ２に接続されている。 このようなハード構成により、調歩同期式伝送信号につ
いてのモニタ条件の自動設定が第３図〜第７図の手順に
よって行われる。 第３図は割込み処理のフローチャートである。 この手順では伝送信号の１ビツトの長さをＣＰＵ１の内
部タイマを用いて測定する。即ちステップＳｏＴ：ｃＰ
Ｕ１は割込ボートＩＮＴへの入力割込信号ＡＮＤ　１　
ａを見て、この信号ＡＮＤ　１　ａがフリップフロップ
ＦＦＩの立下り検出ランチ信号ＦＦ１ａに基くものかフ
リップフロップＦＦ２の立上り検出ラッチ信号ＦＦ２ａ
に基くものかをチェックする。立下り割込みであれば（
分岐Ｙ）、ステップＳ５に進む。ステップＳ５ではサン
プリング回数を示すカウンタＡをインクリメントする。 ステップＳ６では１ビツト長を測定するためのＣＰＵＩ
の内部のタイマをスタートさせる。ステップＳ７ではフ
リップフロップＦＦＩの出力をクリアするため、ポート
ｐｏｉからクリア信号の出力を行ってこの割込みをリタ
ーン、即ちこの割込手順から主手順としてのメインルー
チン（後述）へ復帰する。 ステップＳｏで立下り割込みでない場合、つまり立上り
の割込みの場合は（分岐Ｎ）。ステップＳ１の処理に進
む。ステップｓ１ではＣＰＵＩの１ビツト時間長測定用
のタイマが動作中がどうかをチェックする。タイマが動
作中でなければ（分岐Ｎ）、そのまま割込みをリターン
する。タイマが動作中であれば（分岐Ｙ）、ステップｓ
２の処理へ進む。ステップＳ２ではＣＰＵＩの内部タイ
マをストップし、内容を読み出したのちクリアし、ステ
ップＳ３に進む。ステップ３ではステップＳ２で読出し
たタイマ値を図外のメモリにストアする。ステップＳ４
ではフリップフロップＦＦ２の出力をクリアするためボ
ートＰＯ２がらのクリア信号の出力を行って割込みをリ
ターンする。 第４図から第７図は自動モニタ条件設定のメインルーチ
ンのフローチャートである。このメインルーチンでは、
第３図の割込みルーチンで測定した１ビツトの時間長を
もとにボーレートを設定し、その後、単位データ長を５
ビツトから８ビツトまで変化させ、かつパリティビット
を無しとしたり付加したりして、受信エラーのないデー
タ受信が得られればその時のモニタ条件がシリアル伝送
路のモニタ条件と一致しているとみなし、自動設定のル
ーチンを終了する。 すなわちステップＳ８では前記のサンプリング回数カウ
ンタＡをイニシャライズし、１ビツト時間長を測定する
ため、割込みを許可する。ステップＳ９では、サンプリ
ング回数が２０回を越えたかどうかを判定する。２０回
に満たない時はく分岐Ｎ）　、２０回になるまでループ
する。つまりこのループの間、前記の割込みのつど第３
図の割込処理を行ってこのループに復帰する。２０回に
なれば（ステップＳ９．分岐Ｙ）、ステップＳ９Ａに進
む。ステ・ノブＳ　９　ｆｉ、ではビット時間長の測定
が終了したので割込みを禁止する。 ステップＳＩＯでは、割込みを用いて測定した１ビツト
時間長の最小の値を見付出す。シリアル伝送路り上の伝
送信号はランダムなパターンとみなすことができ、”Ｌ
”ビットが２回続くこともなども考えられるので、この
ステップＳＩＯの処理は必ず必要となる。 ステップＳｌｌでは、ステップＳＩＯで得られた１ビツ
ト時間長をもとにＣＰＵＩはボーレート発生回路１２へ
、予め記憶している所定のボーレート中、前記の１ビツ
ト時間長に対応したボーレートを選んで設定する。 次にステップＳＬ２で単位フレーム１０１ごとのサンプ
リング回数カウンタＢをイニシャライズし、ステップＳ
１３で通信用ＬＳＩＩＩにフレーム構成条件として先ず
仮に、単位データ長５．パリティビットなしの条件を設
定する ＣＰＵＩはステップＳ１４では伝送信号を受信し、通信
用ＬＳＩＩＩにより検出された受信エラー情報をメモリ
ヘスドアする。受信エラーが発生していれば受信エラー
のリセットも行う。ステップ３１５では単位フレーム１
０１ごとのサンプリング回数カウンタＢをインクリメン
トする。ステップＳ１６で１０回サンプリングしたかど
うかを判定する。 １０回サンプリングしていなければ（分岐Ｎ）、ステッ
プＳ１４に戻り伝送信号を受信し、単位フレーム１０１
のサンプリングを行う。サンプリングが終了、つまりカ
ウンタＢが１０回の計数を終えたときは（ステラ１８１
６２分岐Ｙ）、ステップＳ１７に進みフレーミングエラ
ーの回数をチェックする。フレーミングエラーの回数が
３回以上ならば（分岐Ｙ）、先に仮設定されたフレーム
構成は誤りであるとして、ステップＳ１８に進む。フレ
ーミングエラーが３回以上でないならば（ステップＳ１
７、分岐Ｎ）、モニタ条件の自動設定が終了したとして
このメインルーチンを終わる。 ステップ３１８では単位フレーム１０１のサンプリング
回数カウンタＢをイニシャライズする。ステップ３１９
では次のフレーム構成として通信用ＬＳＩＬＬに偶数の
パリティビットを仮にセットする。 ステップＳ２０で伝送信号を受信し、受信エラー情報を
メモリヘスドアする。受信エラーが発生していれば、受
信エラーのリセットも行う。 ステップＳ２１で単位フレームのサンプリング回数カウ
ンタＢをインクリメントする。ステップＳ２２でこのカ
ウンタＢの計数値が１０回に達したかどうかを判定する
。１０回サンプリングしていなければ（分岐Ｎ）、ステ
ップＳ２０に戻り伝送信号の受信を行う。１０回サンプ
リングが終了していれば（ステップ５２２１分岐Ｙ）、
第５図のステップＳ２３に進む。ステップＳ２３では、
フレーミングエラー回数が３回以上かどうか判定する。 ３回以上であれば（分岐Ｙ）、ステップＳ２４で４トン
プリング回数カウンタＢをクリアして、ステップＳ２５
に進み次のフレーム構成として単位データ長を６ビツト
、パリティビットなしに設定して上述したものと同様の
処理を行う。フレーミングエラーの回数が３回未満であ
れば（ステップ５２３１分岐Ｎ）、ステップＳ２９に進
みパリティエラーのエラー回数をチェックする。パリテ
ィエラー回数が３回未満であれば（分岐Ｎ）、モニタ条
件の自動設定が終了したとみなす。 エラー回数が３回以上であれば（ステップＳ２９゜分岐
Ｙ）、ステップ３３０に進み、通信用ＬＳＩＩＩに正し
いフレーム構成条件として奇数パリティを設定すること
により、モニタ条件の自動設定が終了したとみなす。 以上説明したように、ステップＳ１２〜Ｓ２３．　　Ｓ
Ｓ　２９．　　Ｓ　３０で単位データ長５とした場合の
、各種のフレーム構成条件についての適合チェックが行
われたことになる。このようにしてステップＳ２４以降
の手順（第５図〜第７図）で単位データ長６゜７．８に
ついてのフレーム構成条件の適合チェックを行い、受信
エラーの無い、つまり伝送信号に適合したフレーム構成
条件を正規のフレーム構成条件とみなして、このメイン
ルーチンを終り、モニタ条件の自動設定を終わる。 ただし、単位データ長８のフレーム構成条件についての
チェックを行っても設定条件が満たされない場合は、ス
テップ８６８（第７図）に進み自動設定不可能なことを
表示し、この自動設定ルーチンを抜ける。 上述したような方法でモニタ条件の自動設定を行うこと
により、伝送モニタ装置に詳しくない人でも、あるいは
、シリアル伝送路のモニタ条件が判らない場合でも、モ
ニタ条件の設定を行うことができる。なお、本実施例に
おけるサンプリング回数については一例であり、ポート
レートに応じてサンプリング回数を変えるといった方法
も考えられる。 また前述の実施例ではモニタ条件としてストップビット
長を変化することについては説明を省略したが、このよ
うな場合のフレーム構成の適合チェックが前記説明と同
様に可能となることは明らかである。

【発明の効果】

本発明によればシリアル伝送路のモニタ装置にモニタ条
件を自動設定するための手段、即ち受信した伝送信号中
の立上りと立下りの時間長の最短なものから伝送信号の
ビットレートを決定する手段、このビットレートのもと
て単位データ長を５．６．７．８・・・と変えながら、
それぞれの単位データ長ごとにパリティビット有、無、
偶、奇等を組合せた種々のフレーム構成条件を仮設定し
、伝送信号を受信して受信エラーの発生回数を調べ、こ
の受信エラーの最小となるフレーム構成条件を正規のも
のとして設定する（本実施例では受信エラーの少ない時
のフレーム構成の設定条件のままとして残す）手段を設
けることとしたので、シリアル伝送モニタ装置をよく理
解していない人でも、またシリアル伝送に詳しくない人
でも、伝送モニタ装置をシリアル伝送路に接続し伝送信
号を流せば、簡単に伝送信号のモニタが行えるようにな
るので、伝送の障害時に必ずしも専門家が出向かなくて
も、ある程度の障害状況の把握ができるようになるとい
う利点がある。 また上記のようなモニタ条件の自動設定手段は確実にし
かもコストアップすることなく設けるこ成を示すブロッ
ク回路図、第２図は同じく本発明装置の全体構成を示す
ブロック回路図、第３〜第７図は同じく第１図の動作を
説明するためのフローチャート、第８図は伝送信号のフ
レーム構成の説明図である。 Ｌニジリアル伝送路、１：ＣＰＵ、２：キーボード、３
：伝送信号受信回路、４：内部メモリ装置、５：内部表
示装置、６：表示出力回路、７：外部表示装置、８：外
部メモリ人力／出力回路、９：外部メモリ装置、１０：
レシーバ、１１：通信用ＬＳＩ、１２：ポートレート発
生回路、ＦＦＩ、ＦＦ２：フリップフロフプ、ＡＮＤＩ
：アンドゲート。

Claims (1)

1. 【特許請求の範囲】 １）シリアル伝送路上に流れる伝送信号を監視し、該伝
   送信号中の異常の有無などを判別、表示するシリアル伝
   送モニタ装置において、 前記伝送信号中の各ビットの時間長を測定する手段と、 該手段によって測定された前記時間長のうち最小の時間
   長を求める手段と、 所定の複数のボーレートのうち、クロック長が前記の最
   小時間長に対応するボーレートを選択し、モニタ条件と
   して設定するボーレート設定手段と、前記の設定された
   ボーレートのもとで、前記伝送信号内の単位フレーム中
   の単位データを構成するビット数であって所定の複数種
   類のビット数から選択されたビット数、パリテイビット
   の有、無および偶、奇ならびに所定の複数のストップビ
   ット長から選択されたストップビット長、のそれぞれを
   組合わせて構成される前記単位フレームを順次１つづつ
   仮に設定して、前記伝送信号を受信し、受信エラーが最
   小となる前記単位フレームの構成を求めるフレーム構成
   決定手段と、前記フレーム構成決定手段を介して求めら
   れた前記単位フレームについての前記ビット数、パリテ
   イビットの有、無のいずれかおよび偶、奇のいずれかな
   らびにストップビット長を正規のモニタ条件として設定
   するフレーム構成設定手段と、を備えたことを特徴とす
   るモニタ条件自動設定機能付シリアル伝送モニタ装置。