JPS6310648B2 - - Google Patents
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- Publication number
- JPS6310648B2 JPS6310648B2 JP2186680A JP2186680A JPS6310648B2 JP S6310648 B2 JPS6310648 B2 JP S6310648B2 JP 2186680 A JP2186680 A JP 2186680A JP 2186680 A JP2186680 A JP 2186680A JP S6310648 B2 JPS6310648 B2 JP S6310648B2
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- JP
- Japan
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- circuit
- current
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- memory
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- Expired
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- 238000001514 detection method Methods 0.000 claims description 16
- 230000002159 abnormal effect Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Protection Of Static Devices (AREA)
- Rectifiers (AREA)
Description
【発明の詳細な説明】
本発明は、ダイオードブリツジやサイリスタブ
リツジの全波整流回路において、整流素子の短絡
及び開放故障を検出する装置に関する。
リツジの全波整流回路において、整流素子の短絡
及び開放故障を検出する装置に関する。
この種の従来装置には、整流回路の交流入力電
流を変流器で検出し、この検出電流レベルが設定
値を越えたことから素子短絡を検出するものがあ
るが、整流回路の充電電流又は負荷の運転初期に
生ずるラツシユ電流と素子短絡との区別ができな
かつた。また、素子開放には上記の変流器とは別
の検出手段を必要とした。
流を変流器で検出し、この検出電流レベルが設定
値を越えたことから素子短絡を検出するものがあ
るが、整流回路の充電電流又は負荷の運転初期に
生ずるラツシユ電流と素子短絡との区別ができな
かつた。また、素子開放には上記の変流器とは別
の検出手段を必要とした。
本発明の目的は、整流回路の交流入力電流を制
御するための変流器を利用して負荷のラツシユ電
流等による異常電流に誤つて整流素子の短絡故障
と検出することなく、整流素子の短絡故障検出及
びこれとは区別して整流素子の開放故障も検出で
きるようにした整流回路の故障検出装置を提供す
るにある。
御するための変流器を利用して負荷のラツシユ電
流等による異常電流に誤つて整流素子の短絡故障
と検出することなく、整流素子の短絡故障検出及
びこれとは区別して整流素子の開放故障も検出で
きるようにした整流回路の故障検出装置を提供す
るにある。
第１図は本発明の一実施例を示し、３相ダイオ
ードブリツジの故障検出に適用した場合である。
ダイオードＤ１〜Ｄ６による３相ブリツジ回路１
と交流電源２とを接続する電源ラインの電流を各
相変流器３Ｒ，３Ｓ，３Ｔで検出する。この変流
器の検出電流は整流回路４で整流され抵抗器５で
電圧信号として検出される。この電圧信号は設定
器６の設定値を比較基準とする異常電流検出用比
較器７の比較入力とされると共に設定器８の設定
値を比較基準とする比較器９の比較入力とされ
る。比較器７の検出出力はメモリ回路１０に記憶
される。図中ではメモリ回路１０はＲ―Ｓフリツ
プフロツプにされ比較器７の出力でセツトされる
ことで記憶する。
ードブリツジの故障検出に適用した場合である。
ダイオードＤ１〜Ｄ６による３相ブリツジ回路１
と交流電源２とを接続する電源ラインの電流を各
相変流器３Ｒ，３Ｓ，３Ｔで検出する。この変流
器の検出電流は整流回路４で整流され抵抗器５で
電圧信号として検出される。この電圧信号は設定
器６の設定値を比較基準とする異常電流検出用比
較器７の比較入力とされると共に設定器８の設定
値を比較基準とする比較器９の比較入力とされ
る。比較器７の検出出力はメモリ回路１０に記憶
される。図中ではメモリ回路１０はＲ―Ｓフリツ
プフロツプにされ比較器７の出力でセツトされる
ことで記憶する。
メモリ回路１０の記憶出力はタイマ回路１１の
起動信号にされ、該タイマ回路１１の時限だけ遅
れてアンドゲート１２のゲート入力にされる。ア
ンドゲート１２の他方の入力は比較器９の出力を
反転するインバータ回路１３の出力にされる。
起動信号にされ、該タイマ回路１１の時限だけ遅
れてアンドゲート１２のゲート入力にされる。ア
ンドゲート１２の他方の入力は比較器９の出力を
反転するインバータ回路１３の出力にされる。
比較器９はその出力部に再トリガ型単安定マル
チバイブレータを持ち、その出力はタイマ回路１
４の起動信号にされ、該タイマ回路１４の時限だ
け遅れてナンドゲート１５及びナンドゲート１６
のゲート入力にされる。ナンドゲート１５の他方
のゲート入力は前記メモリ回路１０の記憶出力に
され、ナンドゲート１６の他方のゲート入力は該
メモリ回路１０の反転出力を得るインバータ１７
の出力にされる。ナンドゲート１５の出力はメモ
リ回路１８の記憶入力とされ、ナンドゲート１６
の出力はメモリ回路１９の記憶入力とされる。メ
モリ回路１８はその記憶出力が短絡故障検出出力
Stとされ、メモリ回路１９は開放故障検出出力Sk
とされ、両メモリ回路１８，１９は図中ではＲ―
Ｓフリツプフロツプにされ、メモリ回路１０と共
に初期リセツト信号Ｒで初期状態が確立される。
２０はリセツト信号Ｒをメモリ回路１０に取込む
ためのノアゲートである。また、２１はブリツジ
回路１の直接又は間接負荷である。
チバイブレータを持ち、その出力はタイマ回路１
４の起動信号にされ、該タイマ回路１４の時限だ
け遅れてナンドゲート１５及びナンドゲート１６
のゲート入力にされる。ナンドゲート１５の他方
のゲート入力は前記メモリ回路１０の記憶出力に
され、ナンドゲート１６の他方のゲート入力は該
メモリ回路１０の反転出力を得るインバータ１７
の出力にされる。ナンドゲート１５の出力はメモ
リ回路１８の記憶入力とされ、ナンドゲート１６
の出力はメモリ回路１９の記憶入力とされる。メ
モリ回路１８はその記憶出力が短絡故障検出出力
Stとされ、メモリ回路１９は開放故障検出出力Sk
とされ、両メモリ回路１８，１９は図中ではＲ―
Ｓフリツプフロツプにされ、メモリ回路１０と共
に初期リセツト信号Ｒで初期状態が確立される。
２０はリセツト信号Ｒをメモリ回路１０に取込む
ためのノアゲートである。また、２１はブリツジ
回路１の直接又は間接負荷である。
以下、ブリツジ回路１におけるダイオードＤ１
の短絡，開放及び負荷２１によるラツシユ電流に
ついて各部動作を説明する。なお、電源のインピ
ーダンスZp等により素子短絡時に他の素子を破損
しないような保護協調がとられているとする。
の短絡，開放及び負荷２１によるラツシユ電流に
ついて各部動作を説明する。なお、電源のインピ
ーダンスZp等により素子短絡時に他の素子を破損
しないような保護協調がとられているとする。
まず、ダイオードＤ１の短絡事故が発生した場
合、整流回路４と抵抗器５とからなる電流―電圧
変換回路によつて検出される電圧信号は第２図ａ
に示す波形になる。この波形において、ダイオー
ドＤ１の短絡事故時刻t1まではブリツジ回路１が
正常に動作し、時刻t1から電流が急激に上昇する
が、変流器３Ｒの直流偏磁によつて飽和するため
検出電圧が急激に減少する。
合、整流回路４と抵抗器５とからなる電流―電圧
変換回路によつて検出される電圧信号は第２図ａ
に示す波形になる。この波形において、ダイオー
ドＤ１の短絡事故時刻t1まではブリツジ回路１が
正常に動作し、時刻t1から電流が急激に上昇する
が、変流器３Ｒの直流偏磁によつて飽和するため
検出電圧が急激に減少する。
そして、時刻t2後は電源２の周波数に一致して
ピークを持つ小レベルの脈流が出る。
ピークを持つ小レベルの脈流が出る。
ここで、比較器７の基準電圧はブリツジ回路１
の通常入力電流よりも充分大きい電流に相当する
V1に設定しておくことで、第２図ｂに示すよう
に該比較器７はブリツジ回路１に異常電流が流れ
たことを検出する。この検出は第２図ｃに示すよ
うにメモリ回路１０のセツト状態として記憶す
る。一方、比較器９の基準電圧はブリツジ回路１
の通常入力電流よりも充分小さい零電流に近い値
Vpに設定しておくことで第２図ｄに示すように
変流器３Ｒの飽和したことを検出し、その出力は
第２図ｅに示すように出力部にもつ再トリガ型単
安定マルチバイブレータ（特定数Tp）によつて
変流器の飽和が続く限り検出出力状態を継続す
る。この検出時点からタイマ回路１４は第２図ｆ
に示すように限時動作をし、その時限T1だけ遅
れた出力を得る。すなわち、タイマ回路１４は変
流器の飽和がT1時間以上連続したことを検知す
るために設けられ、比較器９の出力部単安定マル
チバイブレータの時定数Tpよりも大きくされる。
の通常入力電流よりも充分大きい電流に相当する
V1に設定しておくことで、第２図ｂに示すよう
に該比較器７はブリツジ回路１に異常電流が流れ
たことを検出する。この検出は第２図ｃに示すよ
うにメモリ回路１０のセツト状態として記憶す
る。一方、比較器９の基準電圧はブリツジ回路１
の通常入力電流よりも充分小さい零電流に近い値
Vpに設定しておくことで第２図ｄに示すように
変流器３Ｒの飽和したことを検出し、その出力は
第２図ｅに示すように出力部にもつ再トリガ型単
安定マルチバイブレータ（特定数Tp）によつて
変流器の飽和が続く限り検出出力状態を継続す
る。この検出時点からタイマ回路１４は第２図ｆ
に示すように限時動作をし、その時限T1だけ遅
れた出力を得る。すなわち、タイマ回路１４は変
流器の飽和がT1時間以上連続したことを検知す
るために設けられ、比較器９の出力部単安定マル
チバイブレータの時定数Tpよりも大きくされる。
一方、メモリ回路１０のセツト出力を起動信号
とするタイマ回路１１は、第２図ｇに示すように
異常電流発生から変流器の飽和までに要する時間
だけ遅れた時限T2を持つてアンドゲート１２に
ゲート入力を与える。従つて、アンドゲート１２
はタイマ回路１１の出力が与えられる前に比較器
９の出力によつてゲートが閉じられ、メモリ回路
１０での異常電流発生記憶を保持させる。
とするタイマ回路１１は、第２図ｇに示すように
異常電流発生から変流器の飽和までに要する時間
だけ遅れた時限T2を持つてアンドゲート１２に
ゲート入力を与える。従つて、アンドゲート１２
はタイマ回路１１の出力が与えられる前に比較器
９の出力によつてゲートが閉じられ、メモリ回路
１０での異常電流発生記憶を保持させる。
上記までの動作から、ブリツジ回路１に異常電
流が流れ、変流器の飽和がT1時間継続したとき
にメモリ回路１０の出力とタイマ回路１４の出力
によつてナンドゲート１５が入力条件成立し、メ
モリ回路１８に記憶されて短絡故障信号Stを得る
ことができる。
流が流れ、変流器の飽和がT1時間継続したとき
にメモリ回路１０の出力とタイマ回路１４の出力
によつてナンドゲート１５が入力条件成立し、メ
モリ回路１８に記憶されて短絡故障信号Stを得る
ことができる。
ここで、負荷のラツシユ電流等による異常電流
には第２図ａに一点鎖線で変流器出力波形を示す
ように、変流器の飽和がタイマ回路１４の時限前
に終るため、タイマ回路１４に出力が得られる前
に比較器９の出力が断たれ、アンドゲート１２の
ゲートが開いてメモリ回路１０がリセツトされ
る。また、タイマ回路１４はその入力が断たれる
ことで限時動作を中止する。すなわち、短絡故障
信号Stは出力されず、素子短絡と負荷のラツシユ
電流等の区別をした動作になる。
には第２図ａに一点鎖線で変流器出力波形を示す
ように、変流器の飽和がタイマ回路１４の時限前
に終るため、タイマ回路１４に出力が得られる前
に比較器９の出力が断たれ、アンドゲート１２の
ゲートが開いてメモリ回路１０がリセツトされ
る。また、タイマ回路１４はその入力が断たれる
ことで限時動作を中止する。すなわち、短絡故障
信号Stは出力されず、素子短絡と負荷のラツシユ
電流等の区別をした動作になる。
次に、ブリツジ回路１のダイオードＤ１の開放
故障について説明する。この開放故障時の変流器
電流波形は変流器３Ｒが飽和し他の変流器３Ｓ，
３Ｔが正常に検出するため、検出電圧信号は第２
図ｉに示すように単相全波整流電圧波形になり、
比較器７が動作しないで比較器９と後段のタイマ
回路１４の動作になる。これより、素子開放から
タイマ回路１４の時限T1だけ遅れてメモリ回路
１９がセツトされ、開放故障信号Skを得ることが
できる。
故障について説明する。この開放故障時の変流器
電流波形は変流器３Ｒが飽和し他の変流器３Ｓ，
３Ｔが正常に検出するため、検出電圧信号は第２
図ｉに示すように単相全波整流電圧波形になり、
比較器７が動作しないで比較器９と後段のタイマ
回路１４の動作になる。これより、素子開放から
タイマ回路１４の時限T1だけ遅れてメモリ回路
１９がセツトされ、開放故障信号Skを得ることが
できる。
以上のとおり、本発明による整流回路の故障検
出装置は、整流素子の開放及び短絡事故を負荷の
ラツシユ電流等による異常電流と区別して個々に
検出できるし、整流回路の入力電流制御用変流器
を利用した検出が可能となる。
出装置は、整流素子の開放及び短絡事故を負荷の
ラツシユ電流等による異常電流と区別して個々に
検出できるし、整流回路の入力電流制御用変流器
を利用した検出が可能となる。
第１図は本発明の一実施例を示す回路図、第２
図は第１図の動作を説明するための各部波形図で
ある。 １…ブリツジ回路、２…交流電源、３Ｒ，３
Ｓ，３Ｔ…変流器、４…整流回路、７…比較器、
９…比較器、１１，１４…タイマ回路。
図は第１図の動作を説明するための各部波形図で
ある。 １…ブリツジ回路、２…交流電源、３Ｒ，３
Ｓ，３Ｔ…変流器、４…整流回路、７…比較器、
９…比較器、１１，１４…タイマ回路。
Claims (1)
- １ 整流素子をブリツジ接続した整流回路におい
て、整流回路の入力電流を各相毎に検出する変流
器と、この変流器の各相出力電流を整流して電圧
信号に変換する電流―電圧変換回路と、上記電圧
信号のレベル上昇から整流回路に通常電流よりも
充分大きい異常電流が流れたことを検出・記憶す
る比較・メモリ回路と、上記電圧信号のレベル低
下から上記変流器の飽和を検出する比較器と、こ
の比較器が変流器の飽和を検出している間は上記
比較・メモリ回路の記憶を保持させる回路と、上
記比較器の検出出力が整流回路のラツシユ電流期
間以上継続したことを検出するタイマ回路と、こ
のタイマ回路の検出時に上記比較・メモリ回路の
記憶出力があるときに整流回路の素子短絡故障信
号を得る回路と、上記タイマ回路の検出時に上記
比較・メモリ回路の記憶出力がないときに整流回
路の素子開放故障信号を得る回路とを備えたこと
を特徴とする故障検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186680A JPS56121331A (en) | 1980-02-23 | 1980-02-23 | Fault detector for rectifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186680A JPS56121331A (en) | 1980-02-23 | 1980-02-23 | Fault detector for rectifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56121331A JPS56121331A (en) | 1981-09-24 |
| JPS6310648B2 true JPS6310648B2 (ja) | 1988-03-08 |
Family
ID=12067041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2186680A Granted JPS56121331A (en) | 1980-02-23 | 1980-02-23 | Fault detector for rectifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56121331A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5147897B2 (ja) * | 2010-06-02 | 2013-02-20 | 中国電力株式会社 | 整流回路検査装置、整流回路検査方法 |
-
1980
- 1980-02-23 JP JP2186680A patent/JPS56121331A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56121331A (en) | 1981-09-24 |
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