JPS63100769A

JPS63100769A - 半導体記憶装置

Info

Publication number: JPS63100769A
Application number: JP61245443A
Authority: JP
Inventors: Masataka Minami; 正隆南; Tokuo Watanabe; 篤雄渡辺; Ryuichi Saito; 隆一斎藤; Yoshiaki Yazawa; 矢沢　義昭; Atsushi Hiraishi; 厚平石; Takahiro Nagano; 隆洋長野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-10-17
Filing date: 1986-10-17
Publication date: 1988-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体記憶装置に係り、特に基板電位の変動
κよるソフトエラーの発生の少ない半導体記憶装置に関
する。

〔従来の技術〕

一般Ｋ、集積化された半導体記憶装置におけるメモリセ
ル＋１、ＭＯＳＦＥＴＫよるフリツブ●フロツプと，情
報伝達用のＭＯＳＦＥＴＫより構成される。以下、この
メモリセルについて内面により説明する。

第４１は一般的なメモリセルの回路図、第５図（Ｊｌ）
は半導体基板内に構成されるメモリセルの断面図、第５
図ｌｂ）はその等価回路である。

第４図．第５図κおいて、１はｎ型基板、２はｐ型りエ
ル部，Ｑｌ−Ｑ４はＭＯＳＦＥＴ，｝Ｌｌ〜几３は抵抗
，Ｎｌ，Ｎ２は記憶ノード、Ｗはワード線％Ｄ，Ｕはデ
ータ線である。

第４図に示すメモリセルは，ＭＯＳＦＥＴＱ１。

Ｑ２のドレインとゲートを互いに交叉接続してフリップ
−フロップを構成し、各ＭＯＳＦＥＴのドレインＫｌｌ
成される記憶ノードＮｌ，ＮＺｇ高抵抗１｛１，Ｒ２よ
り電源電位Ｖ，，に引き上げ、さらに情報伝達用ＭＯＳ
ＦＥＴＱ３．Ｑ４ｖ介してデータ線り，ＵＫ接続して構
成される。このようなメモリセルを構成するＭＯＳＦＥ
Ｔの基板、第４図において点線により示す部分は，第５
図１ａ）に示す断面図のｐ型つエル部２に相当し，接地
電位に固定しておく必要がある。そして、メモリセルは
，ｐ型基板または同一のｐ塁つエル部２上に複数個形成
されるのが一般的であり、このｐ型基板またはｐ型つエ
ル部２は，どこかで接地電位に接続されていれば，定常
状態においては，ｐ型基板またはｐ型つエル部２上に形
成される全てのメモリセルκおける基板が接地電位κ固
定された状態となる。このため、一般κ集積化された半
導体記憶装置κおけるｐＷ基板またはｐ型りエル部２を
接地電位に接続する箇所数は，形成されたメモリセルの
数に比較して極めて少ないものであった。

従って、メモリセルの多くは、ｐ型基板またはｐ型つエ
ル部２を接地電位に接続した場所から遠い距離に位置す
ることになる。このため、各メモリセルが形成されてい
ろｐ型基板またはｐ型つエル部は，接地電位に接続され
ている場所までの距離に比例して増加する抵抗Ｒ３を介
して，第４図の点線で示すように接地電位ＧＮＤＩＫ接
続されろこと罠なる。

このように構成された第４図に示すメモリセルは，外来
ノイズや周辺回路で発生するノイズによって，メモリセ
ルの記憶情報が破壊される、いわゆるソフトエラーが生
じやすい。このソフトエラーの発生機構を簡単に説明す
る。

第５図（ａ）は、ｎ型基板１上Ｋｐ型クエル部２を形成
し、ここＫｎチャネルＭＯｆ！ＩＦＥＴＫよるメモリセ
ルを構成した場合の、第４図に示すフ“リツブ●フロツ
プχ構成するＭＯＳＦＥＴＱ１，Ｑ２の領域と、ｐ型つ
エル部の接地部の断面χ模式的に示している。なお、メ
モリセルは、ｐ型基板上にｎチャネルＭＯＳＦＥＴを形
成して構成してもよく、ソフトエラーの発生機構に変り
はない。

メモリセルは、ＭＯＳＦＥＴＱ１．Ｑ２により構成され
るフリップ・フロップの双安定な状態のいずれか一方を
取ること罠より情報を記憶している。例えば、第４図に
おいてＭ０８ＦＥＴＱ１がオフ状態、Ｍ０８ＦＥＴＱ２
がオン状態となっているとすると、ＭＯＳＦＥＴＱ１．
Ｑ２のドレインハ、夫々、ハイレベル、ローレベルとな
っている。この場合、記憶情報は、ノ・イレペルにある
Ｍ０８ＦＥＴＱｌのドレインである記憶ノードＮＩＫ付
随する容量Ｃ８に蓄積された電荷によって保持されてい
る。この状態で、外来ノイズまたは周辺回路の動作ノイ
ズ等によって、ｐ型つェル部２に電流ｉｂが流れると、
抵抗Ｒ３のためにｐ型つェル部２の電位が変動する。こ
の電位変動により、ｐ型つェル部２の電位か接地電位よ
り上昇すると、Ｍ０８ＦＥＴＱ１のドレインをコレクタ
、ｐ攪つェル部２をペース、ＭＯＳＦＥＴＱＩ、Ｑ２の
ソースやＭ０８ＦＥＴＱ２のソースあるいはドレイン等
の記憶ノードＮ１に比較して低い電位にあるｎ型層をエ
ミッタとする。第５図１ｂｌに等価回路として示すよう
な寄生ＮＰＮ　）ランジスタＱｐがオンとなり、コレク
タ電ｆｉｌ、　ｉ　ｃが流れる。このため、容量Ｃ８に
蓄積されていた電荷が放電され、記憶ノードＮ１の電位
は減少しメモリセルの状態は不安定となり、記憶情報が
破壊されることになる。

前述したように、従来一般に用いられている半導体記憶
装置におけるメモリセルは、外来ノイズ。

周辺回路の動作ノイズにより記憶情報が破壊されろソフ
トエ２−が生じ易い。また、半導体記憶装置のソフトエ
ラーは、前述した外来ノイズ、周辺回路の動作ノイズに
よる場合ばかりでなく、半導体記憶装置のパッケージ内
に微量含まれる放射性元素より放出されるα線によって
生起する場合もある。

このような、半導体記憶装置におけるソフトエラーの発
生を防止するため、従来、種々の提案がなされており、
例えば、特開昭５６−１０７５７４号公報、特開昭５９
−１５５１６５号公報等に記載された従来技術がある。

これらの公報に記載された従来技術は、記憶ノードＮｌ
、Ｎ２の容量Ｃ１を増加させたり、容量Ｃ１をバランス
させ、データ入力線の電位をメモリセルがアクセスされ
る前に平衡化し、ドライバＭＯ３ＦＥＴのソース領域を
ドライバＭＯＳＦＥＴのドレイン領域やゲート電極の３
方向を囲むように配置することによりソフトエラーの低
減を計るものであり、一応の効果を有する。

〔発明が解決しようとする問題点〕しかし、メモリセルにおける記憶情報を保持するための
電荷を蓄積する容量Ｃ６は、半導体記憶装置の集積度が
向上し、メモリセルの微細化が進むに従って、減少する
傾向にあり、前記従来技術においても容量Ｃ１を増大す
ることが困難になってきている。このため、前記従来技
術によってもソフトエラーの発生を低減化することが困
難であり、特罠、メモリセルにおける基板電位の固定が
複数のメモリセルに対して１箇所の割合でしか行われて
いないために、外来ノイズや周辺回路の動作ノイズによ
る基板電位の変動を生じ、これにより生じるソフトエラ
ーの発生を低減化することが困難である。

前述のような、半導体記憶装置におけろソフトエラーの
発生を低減するためＫは、各メモリセル毎に基板電位を
固定して、基板電位の変動を少なくするため、各メモリ
セル毎に基板を接地配線等に接続することが考えられる
が、従来技術において、メモリセル毎に基板と接地線を
接続することは困難であった。すなわち、一般に接地配
線としては、第１層目に設けられている多結晶シリコン
層が用いられており、この多結晶シリコン層には。

ｎｆｉ不純物がドープされているのに対し、メモリセル
を形成している基板にはｐ型不純物がドープされている
ので、これらの間を接続しても、ｐｎ接合かできてしま
い基板電位を固定することが不可能である。

接地配線を金属として前述のｐｎ接合ができないように
、基板と接地配線を接続することが考えられる。しかし
、従来技術では、第２層目の多結晶シリコン層による電
源電位供給配線が設けられる構造であり、高温の熱処理
をするため、多結晶シリコン層は金属層よりも下層にす
る必要があるので、金属層による接地配線の下層に第２
層目の電源供給用の多結晶シリコン層が配置されること
Ｋなり、この第２層目の多結晶シリコン層が障害となっ
て、接地配線と基板とを接続することができない。従っ
て、金属層により接地配線を形成し、この接地配線と基
板とを接続して基板電位を固定するためには、第２層目
の多結晶シリコン層を避けて前記接続を行わなければな
らず、メモリセルの大きさを拡大することなく、このよ
うな接続を行うことは不可能である。

本発明の目的は、メモリセルの大きさを拡大することな
く、各メモリセル毎に基板電位を固定して、基板電位の
変動によるソフトエラーの発生を低減することのできる
半導体記憶装置を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、基板電位固定端子を、隣
接して形成されているドライバＭＯＳＦＥＴの接地端子
の中間に設け、この基板電位固定端子により基板と接地
配線とを接続し、接地配線を金属層により形成し、電源
電位供給配線である多結晶シリコン層を前記接地端子お
よび基板電位固定端子を避けて配置し、それに伴ない長
さが短かくても高い抵抗を保持できる高性能な抵抗を採
用し、データ線を接地配線とは絶縁層で分離された金属
層により配線することにより達成される。

〔作　用〕

基板電位の変動によるソフトエラーの発生を抑制するた
めＫ、本発明忙より設けられる基板電位固定端子は、隣
接して設けられているドライバＭＯＳＦＥＴの接地端子
の中間に設げられ、接地配線は、金属層により形成され
ている。本発明により設けられろ基板電位固定端子の位
置は、従来技術におけるメモリセルにおいて、ｎ型拡散
層および多結晶シリコンによろ接地配線が設けられてい
た場所であり、基板電位固定端子を設けることにより、
メモリセルの大きさが増大することはない。

また、多結晶シリコン層による電源電位供給配線を、前
記接地端子および基板電位固定端子の位置を避けて、接
地配線と平行に配置し、データ線を接地配線と絶縁層で
分離した金属層で形成しているため、接地配線、電源電
位供給線、データ線の夫々の間が短絡すること蚤工ない
。また、電源電位供給線をドライバＭ　ＯＳ　Ｆ　Ｅ　
Ｔの接地端子および基板電位固定端子を避けて配置した
ため、必然的に高抵抗形成部分が短かくなるが、本発明
は、短い長さでも高い抵抗を保持できる高性能な高抵抗
を形成し℃いる。

前述した手段および作用により、本発明によれば、メモ
リセルの大きさを増大させることなく、各メモリセル毎
に基板電位を固定することが可能になり、基板電位の変
動を少なくでき、ソフトエラーの発生の少ない高集積度
の半導体記憶装置を提供することができる。

〔実施例〕

以下、本発明による半導体記憶装置の実施例を図面忙よ
つ詳細に説明する。

第１図は本発明の第１の実施例を示すメモリセルの平面
図であり、第１図において、１０１〜１０８はｐ型基板
領域の中に形成されたｎ型領域。

ｔｏ９，１１０はゲート電極、１１１〜１１３゜１１８
．１１９，１２１，１２２，３０１はコンタクト部、１
１４は多結晶シリコン層、１１５゜１１６は高抵抗、１
１７４’！、ワード線、１２ｏは接地配線、１２３，１
２４は金属配線、１２５゜１２６はスルーホール、１２
７，１２８はデータ線である。

第１図に示すメモリセルの回路は、第４図に示す一般的
に知られているメモリセルの回路と実質的に同じであり
、第４図において点線で示されるメモリセルの基板の接
地点ＧＮＤＩがメモリセル内にある点で第４図と相違し
ている。

ｐ型基板領域の中和形成されたｎ型領域１０１〜１０８
は、半導体記憶装置の各メモリセルの７リツプ・７０ツ
ブを構成するＭＯＳＦＥＴＱ！。

Ｑ２および情報伝達用ＭＯ８ＦＢＴＱ３．Ｑ４のソース
とドレイン領域である。各Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ１〜
Ｑ４は、以下に説明するように形成されている。

ＭＯ８ＦＢＴＱＩは、ドレイン領域１０５、ソース領域
１０７およびその中間に位置するゲート電極１０９によ
り、ＭＯＳＦＥＴＱ２は、ドレイン領域１０６、ソース
領域１０８およびゲート電極１１０により構成されてい
る。ＭＯＳＦＥＴＱ３は、ドレイン領域１０３およびソ
ース領域１０１により、ＭＯＳＦＥＴＱ４はドレイン領
域１０４およびソース領域１０２により構成され、これ
らのＭＯＳＦＥＴＱ３．Ｑ４のゲート電極は、ワード線
１１７により共通に接続されて構成されている。ドライ
バＭＯＳＦＥＴＱ１．Ｑ２のゲート電極１０９，１１０
は、多結晶シリコンあるいは多結晶シリコン上にタング
ステン等の高融点金属のシリサイド層を付加したいわゆ
るポリサイドで形成されている。コンタクト部１１１〜
１１３＋Ｓ、ＭＯ８ＦＥ’ｒＱ１．Ｑ２のゲート電極１
０９゜１１０とＭＯＳＦＥＴＱＩ〜Ｑ４のドレイン領域
を構成するｎ型層を接続し、フリップ・フロップと情報
伝達ＭＯＳＦＥＴの接続を作るものであり、さら忙コン
タクト部１１１，１１２は、第２層目の多結晶シリコン
層１１４との接続も行っている。

この多結晶シリコン層１１４は、電源電位供給線であり
、その一部に高抵抗１１５〜１１６が形成されている。

後述するように、この多結晶シリコン層１４は、メモリ
セルを形成している基板と接地配線１２０との接続を行
うコンタクト部３０１と重ならない位置に配置したため
、コンタクト部１１１．１１２との距離を大きくするこ
とができず、この間に高抵抗１１５．１１６を形成しな
ければならない。この高抵抗１１５．１１６は、２層目
の多結晶シリコン層１１４に酸素イオンを打込み、高抵
抗形成領域以外の領域を低抵抗化するために打込んだｎ
型不純物が熱処理により高抵抗１１５．１１６の領域に
拡散しないようにして形成し、短い距離内において１０
０９以上の抵抗値を確保する。

メモリセルを形成している基板と接地配線１２０との接
続を行うコンタクト部３０１を設ける場所は、従来一般
には多結晶シリコン層による接地配線が設けられていた
部分であり、基板電位固定端子としてコンタクト部３０
１を設けることＫよりメモリセルの大きさが増大するこ
とはない。接地配線１２０は、アルミニウムを母体とし
た金属配線であり、アルミニウムに限らず充分抵抗の低
い材料であれば他の金属等であってもよい。この接地配
線１２００位置にコンタクト部１１８，１１９および３
０１が設けられている。コンタクト部１１８および１１
９は、ドライバＭＯＳＦＥＴＱｌ、Ｑ１２のソース領域
１０７，１０８を接地配線１２０に接続している。この
コンタクト部１１８゜１１９の中間に設けられたコンタ
クト部３０１は。

メモリセルを形成している基板に設けられたｐ里拡散層
２０１を介して、基板と接地配線１２０を接続する基板
電位固定端子を構成する。データ線１２７．１２８は、
接地配線１２０と同一の充分抵抗の低い材料で形成され
る。接地配線１２０とデータ線１２７，１２８とは、直
交して配置されるので、これらの間は絶縁層を介して分
離し、第１層目に接地配線１２０を、その下層の第２層
目にデータ線１２７，１２８を配置する。情報伝達ＭＯ
８ＦＢＴＱ３．Ｑ４のソース層１０１，１０２は、第２
層目のデータ線１２７，１２８と接続する必要があるが
、本発明の実施例では１Ｍ０８ＦＥＴＱ３．Ｑ４のソー
ス層１０１．１０２の下層、接地配線１２０と同一の第
１層目に金属配線１２３゜１２４を配置し、この金属配
線１２３，１２４とデータ線１２７，１２８とをスルー
ホール１２５゜１２６により接続し、さらに、金属配線
１２３゜１２４とＭＯＳＦＥＴＱ３．Ｑ４のソース層１
０１゜１０２とをコンタクト部１２１，１２２により接
続することＫより、ＭＯＳＦＥＴＱ３．Ｑ４のソース層
１０１．１０２のデータ線１２７，１２８との接続を行
っている。的述のスルーホール１２５．１２６は、ＭＯ
ＳＦＥＴｔＪ３．Ｑ４のゲート電極と同一の位置でもよ
く、また、コンタクト部１２１．１２２と同一の位置で
もよい。

前述のように構成された本発明の第１の実施例は、メモ
リセルの大きさを増加させることなく各メモリセル内に
基板電位固定端子を設けることができろため、高集積度
を保ったままで、基板電位の変動を少なくすることがで
き、ソフトエラーの発生の少ない半導体記憶装置を提供
するものである。また、この実施例は、データ線を第２
層目の金属配線により構成しているので、第１層目にデ
ータ線を配置した場合に比べて、データ線の容量が少な
くなり、より高速で動作する半導体記憶装置である。

第２図は本発明の第２の実施例を示す平面図であり、第
２１忙おいて、各符号は第１因の実ｍ例と同一であり、
１３０は第２の接地配線である。

第２図に示す本発明の第２の実施例が、第１図に示す第
１の実施例と相異する点は、基板電位固定用の第２の接
地配線１３０が設けられている点である。ＭＯＳＦＥＴ
Ｑ１〜Ｑ４を形成している基板における＠１図で説明し
たと同じｐ属領域２０１は、コンタクト部３０１を介し
て第２の接地配線１３０に接続され、基板電位の固定は
、この第２の接地配線１３０により行われる。なお、第
２の実施例は、この第２の接地配線１３０を設け、これ
忙コンタクト部３０１のみを接続するために、接地配線
１２０の位置が第１図に示す第１の実施例と異っている
が、その他の面で特別の差はない。この第２の実施例は
、基板電位を固定する第２の接地配線１３０を別に設け
たので、この第２の接地配線１３０に負電位を与えて基
板に逆方向バイアスを印加することができる。この結果
、第２の実施例は、フリップ・フロップを構成するＭＯ
ＳＦＥＴＱ１．Ｑ２のうち高電位に保持されているドレ
インの蓄積電荷量が増大し、より一層、ソフトエラーの
発生を低減することができる。

第３図は本発明の第３の実施例を示し、第１図により説
明した第１の実施例のメモリセルを実際の半導体装置に
適用した場合の平面図である。第３図において、４０１
は１ピツトのメモリセル、４０２はワード線％　４０３
はワード線電位補強線、４０４は電源電位供給線、４０
５は接地配線、４０６．４０７はデータ線、４０８はワ
ード線４０２とワード線電位補強１ｆｓ１０３の接続部
である。

第３図において、１ビツトのメモリセル４０１は、デー
タ線４０６，４０７と、ワード線４０２％ワード線電位
補強線４０３．電源電位供給線４０４゜接地配線４０５
が交叉する部分に第１図に示すように形成される。ワー
ド線４０２１！、多結晶シリコンやポリサイド等の比較
的抵抗の高い材料で形成されているため、ワード線４０
２と電気的に絶縁された層に低抵抗材料でワード線電位
補強線を配置し、数メモリセルにつき１箇所の割合で、
ワード線電位補強線４０３に接続部４０８を介して接続
され、ワード線電位が低下しないようＫされている。電
源電位供給線４０４は、接地端子と重ならないように接
地配線４０５と平行に配置されている。ワード線電位補
強線４０３．接地配線４０５、データ線４０６．４０７
は、いずれもアルミニウムを母体とする低抵抗の金属線
である。

ワード線電位補強線４０３と接地配線４０５は、平行に
配置されているので、同じ層に配線してさしつかえない
。また、データ線４０６，４０７は、ワード線電位補強
線４０３および接地配線４０５と直交するように配置さ
れているため、電気的に絶縁された層に設けられている
。

〔発明の効果〕

以上説明したように、本発明によれば、外来ノイズや周
辺回路の動作ノイズの影響による基板電位の変動をおさ
えることができる、ソフトエラーの発生の少ない半導体
記憶装置を得ることができろ。

【図面の簡単な説明】

第１図は本発明の第１の実施例の平面図、第２図は本発
明の第２の実施例の平面図、第３図は本発明の第３の実
施例の平面図、第４図は一般的なメモリセルの等価回路
図、第５図１ａ）はメモリセルの断面図、第５図１ｂ）
はその等価回路である。１０１〜１０８・・・・・・ｐ型基板領域の中に形成さ
れたｎ凰領域、１０９，１１０・・・・・・ゲート電極
、１１１〜１１３，１１８，１１９，１２１゜１２２．
３０１・・・・・・コンタクト部、１１４・・・・・・
多結晶シリコン層、１１５，１１６・・・・・・高抵抗
、１１フ・・・・・・ワード線、１２０・・・・・・接
地配線、１２３，１２４・・・・・・金属配線、１２５
，１２６・・・・・・スルーホール、１２７，１２８・
・自・・ｆ−ｆｉｌｌＡ、１３０・・・・・・第２の接
地配線、４０１・・・・・・１ビツトのメモリセル、４
０２・・・・・・ワード線、４０３・・・・・・ワード
線電位補強線、４０４・・・・・・電源電位供給線。４０５・・・・・・接地配線、４０６，４０７・・・・
・・データ線、４０８・・・・・・接続部、Ｑｌ〜Ｑ４
・・・・・・ＭＯＳＦＥＴ％Ｒ１〜Ｒ３・・・・・・抵
抗、Ｎｌ、Ｎ２・・・・・・記憶ノード、Ｗ・・・・・
・ワード線、Ｄ、　１５・・・・・・データ線。第１因１０１〜ｊｏ＃−ｎｇ！Ｈ口６　　　　　　　　　１１
７−−−−−−−ワード績７０９．１１０−−−−・り
一一ト電＆　　　　　　　　　　／２Ｏ−−−−−４ｔ
ａＥａ／７５．Ｊｊ６−−−−−島秘抗第２図！−、−−Ｊ　　　　　　　Ｌ−、−−’第３図４０１−−−−１ヒ゛ツトΦメもり亡ル４０２・−・−
ワード線４０３・−−−ワードＪＩＬ卆糸７廻線４０４−−−−
セ違を位僕鎗線４０５−−−す４ト廼−ピ−１

Claims

【特許請求の範囲】１、半導体基板内に２個の駆動用ＭＯＳＦＥＴと２個の
情報伝達用ＭＯＳＦＥＴを形成し、前記２個の駆動用Ｍ
ＯＳＦＥＴのソースを充分低抵抗の材料による接地配線
に接続し、ドレインおよびソースを互いに交叉接続し、
ドレインを高抵抗を介して電源電位供給線に接続してフ
リップ・フロップを構成し、前記駆動用ＭＯＳＦＥＴの
各々のドレインを前記情報伝達用ＭＯＳＦＥＴを介して
充分低抵抗の材料よりなるデータ線に接続し、該情報伝
達用ＭＯＳＦＥＴのゲートを共通のワード線に接続して
成るメモリセルにおいて、前記駆動用ＭＯＳＦＥＴの各
々のソース接地用コンタクト部の間に前記半導体基板の
電位を固定するコンタクト部を設けることを特徴とする
半導体記憶装置。２、前記駆動用ＭＯＳＦＥＴのソース接地用コンタクト
部と前記半導体基板の電位を固定するコンタクト部は、
充分低抵抗な材料で配線された共通の接地配線に接続さ
れることを特徴とする前記特許請求の範囲第１項記載の
半導体記憶装置。３、前記接地配線が同様な材料により形成される前記デ
ータ線と絶縁層により電気的に分離され、前記データ線
とほぼ直角に配置されていることを特徴とする前記特許
請求の範囲第１項または第２項記載の半導体記憶装置。４、前記電源電位供給線が、前記接地配線と前記駆動用
ＭＯＳＦＥＴのソース接地用コンタクト部および前記半
導体基板の電位を固定するコンタクト部と重ならないよ
うに、前記接地配線とほぼ平行に配置されていることを
特徴とする前記特許請求の範囲第１項、第２項または第
３項記載の半導体記憶装置。５、前記接地配線とは別に、該接地配線と同様な材質で
、該接地配線とほぼ平行に第２の接地配線が設けられ、
該第２の接地配線は、前記半導体基板の電位を固定する
コンタクト部で前記半導体基板に接続されることを特徴
とする前記特許請求の範囲第１項記載の半導体記憶装置
。６、前記接地配線および前記第２の接地配線が、同様の
材質の前記データ線と絶縁層で電気的に分離され、前記
データ線とほぼ直角に配置されていることを特徴とする
前記特許請求の範囲第５項記載の半導体記憶装置。７、前記電源電位供給線が、前記接地配線と前記駆動用
ＭＯＳＦＥＴのソース接地用コンタクト部および前記半
導体基板の電位を固定するコンタクト部と重ならないよ
うに、前記接地線および第２の接地線とほぼ平行に配置
されていることを特徴とする前記特許請求の範囲第５項
記載の半導体記憶装置。８、前記ワード線の電位を補強するための前記接地配線
と同様の材質のワード線電位補強配線が前記データ線と
絶縁層で分離され、前記データ線とほぼ垂直に配置され
、前記ワード線と前記ワード線補強配線とがある間隔お
きに電気的に接続されていることを特徴とする前記特許
請求の範囲第１項記載の半導体記憶装置。