JPS63100764A - 電源電位供給回路 - Google Patents
電源電位供給回路Info
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- JPS63100764A JPS63100764A JP24669286A JP24669286A JPS63100764A JP S63100764 A JPS63100764 A JP S63100764A JP 24669286 A JP24669286 A JP 24669286A JP 24669286 A JP24669286 A JP 24669286A JP S63100764 A JPS63100764 A JP S63100764A
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- 230000005669 field effect Effects 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000005611 electricity Effects 0.000 description 6
- 230000003068 static effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、殊に絶縁ゲート電界効果型ト
ランジスタを用いた３ｍ＃１回路において、人力ゲート
を高電位（へイレベル）もしくは低電位（四つレベル）
に固定して用いる回路に該電位を供給する回路に関する
。
ランジスタを用いた３ｍ＃１回路において、人力ゲート
を高電位（へイレベル）もしくは低電位（四つレベル）
に固定して用いる回路に該電位を供給する回路に関する
。
従来、絶縁ゲート電界効果型トランジスタを用いた集積
回路において未使用で浮いたゲートや、入力ゲートを高
電位もしくは低電位に固定して用いる回路が存在する場
合には電源配線から′電源電位を直接、供給したり、第
５図に見られるように抵抗素子２０１を拡散抵抗やポリ
シリコン抵抗で形成して第１端子２０２を′１１ｔＷＡ
配線に接続し、第２端子２０５を浮いたゲートや高電位
もしくは低電位に固定すべき入力ゲートに接続していた
。
回路において未使用で浮いたゲートや、入力ゲートを高
電位もしくは低電位に固定して用いる回路が存在する場
合には電源配線から′電源電位を直接、供給したり、第
５図に見られるように抵抗素子２０１を拡散抵抗やポリ
シリコン抵抗で形成して第１端子２０２を′１１ｔＷＡ
配線に接続し、第２端子２０５を浮いたゲートや高電位
もしくは低電位に固定すべき入力ゲートに接続していた
。
しかしながら、前述した従来の第１の例のように電源か
ら直接、入力ゲートに電位を与えた場合、１を株間に静
電気が加わると静電気破壊が起きやすいという欠点があ
る。つまり第４図は絶縁ゲート電界効果型トランジスタ
の断面図を示すものであるが、ゲート端子１０ｔに直接
、電源電位、例えば正極電位を与え、Ｎ型絶縁ゲート電
界効果型トランジスタのソース電極１０３に負極電位が
加わっているとするとゲート膜１０２を介して電源電位
が直接かかることになる。ゲート膜１０２は一般に非膚
に薄く数百オングストロームであって高電界になりやす
く通常の使用電圧には耐えられるが、静電気のような高
電圧が直接加わると絶縁破壊を起す。結局、″ｔｔｉｉ
配腺から入力ゲートに直接、低いインピーダンスで電位
を与えると電源間に加わった静電気がそのままトランジ
スタの薄くゲート膜にかかり、破壊につながるのである
。
ら直接、入力ゲートに電位を与えた場合、１を株間に静
電気が加わると静電気破壊が起きやすいという欠点があ
る。つまり第４図は絶縁ゲート電界効果型トランジスタ
の断面図を示すものであるが、ゲート端子１０ｔに直接
、電源電位、例えば正極電位を与え、Ｎ型絶縁ゲート電
界効果型トランジスタのソース電極１０３に負極電位が
加わっているとするとゲート膜１０２を介して電源電位
が直接かかることになる。ゲート膜１０２は一般に非膚
に薄く数百オングストロームであって高電界になりやす
く通常の使用電圧には耐えられるが、静電気のような高
電圧が直接加わると絶縁破壊を起す。結局、″ｔｔｉｉ
配腺から入力ゲートに直接、低いインピーダンスで電位
を与えると電源間に加わった静電気がそのままトランジ
スタの薄くゲート膜にかかり、破壊につながるのである
。
第５図に示すような従来の第２の例、つまり拡散やポリ
シリコンによって抵抗素子２０１を作り、該抵抗を通し
て電源電位を入力ゲートに与えた場合、電源間に静電気
が加わっても前記抵抗素子の抵抗値が充分に大きければ
静電気の影響は緩和され、破壊されることはなくなる。
シリコンによって抵抗素子２０１を作り、該抵抗を通し
て電源電位を入力ゲートに与えた場合、電源間に静電気
が加わっても前記抵抗素子の抵抗値が充分に大きければ
静電気の影響は緩和され、破壊されることはなくなる。
しか、しながら前記抵抗素子を拡散やポリシリコンで作
る場合、充分な抵抗値を得る為には大きなパターン面積
を必要とする。そして集積回路の高集積化、高速化とと
もにゲート膜か更に薄く、そしてポリサイドやシリサイ
ドやサリサイドの使用とともに充分な抵抗値を適度なパ
ターン面積で形成することが難しくなってきた。またト
ランジスタの配列を基本とするゲートアレイ用集積回路
では抵抗素子を拡散やポリシリコンで作るということ自
体が一貫性を欠き、問題となりていた。
る場合、充分な抵抗値を得る為には大きなパターン面積
を必要とする。そして集積回路の高集積化、高速化とと
もにゲート膜か更に薄く、そしてポリサイドやシリサイ
ドやサリサイドの使用とともに充分な抵抗値を適度なパ
ターン面積で形成することが難しくなってきた。またト
ランジスタの配列を基本とするゲートアレイ用集積回路
では抵抗素子を拡散やポリシリコンで作るということ自
体が一貫性を欠き、問題となりていた。
そこで本発明は以上のような問題点を解決するもので、
その目的とするところは静電気破壊に対して充分な大き
さのインピーダンスを持って、かつ比較的小さいパター
ン面積で、かつトランジスタの配列を基本とするゲート
アレイ用集積回路にも無理なく用いることの出来、そし
て様々な製造プロセスでも用いることの出来る電源電位
供給回路を提供することにある。
その目的とするところは静電気破壊に対して充分な大き
さのインピーダンスを持って、かつ比較的小さいパター
ン面積で、かつトランジスタの配列を基本とするゲート
アレイ用集積回路にも無理なく用いることの出来、そし
て様々な製造プロセスでも用いることの出来る電源電位
供給回路を提供することにある。
α）半導体集積回路において、
ｂ）ソースｗＬ権を第１電源鑞位に接続した第１の導電
型の第１の絶縁ゲート電界効果型トランジスタと、 Ｃ）ソース電極を第２ ＩＩｉ源電位に接続した第２の
導電型の＠２の絶縁ゲート電界効果型トランジスタと、 ｄ）ソースｖＬ極を第１電源電位に接続した第１の導電
型の第３の絶縁ゲート電界効果型トランジスタのドレイ
ン電極は前記第２の絶縁ゲート電界効果型トランジスタ
のゲート電極に接続され、ｆ）前記第２の絶縁ゲート電
界効果型トランジスタのドレイン電極は前記第１の絶縁
ゲート電界効果型トランジスタのゲート電極に接続され
、ｇ）前記第３の絶縁ゲート電界効果型トランジスタの
ドレイン電極及びゲート電極は互いに接続され、かつ前
記第１の絶縁ゲー）Ｘ界効果型トランジスタのドレイン
電極に接続されていることを特徴とする。
型の第１の絶縁ゲート電界効果型トランジスタと、 Ｃ）ソース電極を第２ ＩＩｉ源電位に接続した第２の
導電型の＠２の絶縁ゲート電界効果型トランジスタと、 ｄ）ソースｖＬ極を第１電源電位に接続した第１の導電
型の第３の絶縁ゲート電界効果型トランジスタのドレイ
ン電極は前記第２の絶縁ゲート電界効果型トランジスタ
のゲート電極に接続され、ｆ）前記第２の絶縁ゲート電
界効果型トランジスタのドレイン電極は前記第１の絶縁
ゲート電界効果型トランジスタのゲート電極に接続され
、ｇ）前記第３の絶縁ゲート電界効果型トランジスタの
ドレイン電極及びゲート電極は互いに接続され、かつ前
記第１の絶縁ゲー）Ｘ界効果型トランジスタのドレイン
電極に接続されていることを特徴とする。
不発明の上記の構成によればＰ型絶縁ゲート電界効果型
トランジスタ（以下Ｐ型ＭＯ８ＦＥＴと略す）のドレイ
ン電極には必ず正極の１１［電位が、またＮ型絶縁ゲー
ト電界効果型トランジスタ（以下Ｎ型Ｍ０８？ＩＴと略
す）のドレイン電極には必ず負極の′ｔｉＥ源成位か得
られ、かつトランジスタのみによって構成されているの
で充分大きなインピーダンスを持って’ＩＩ！Ｍ電位を
供給する回路となる。
トランジスタ（以下Ｐ型ＭＯ８ＦＥＴと略す）のドレイ
ン電極には必ず正極の１１［電位が、またＮ型絶縁ゲー
ト電界効果型トランジスタ（以下Ｎ型Ｍ０８？ＩＴと略
す）のドレイン電極には必ず負極の′ｔｉＥ源成位か得
られ、かつトランジスタのみによって構成されているの
で充分大きなインピーダンスを持って’ＩＩ！Ｍ電位を
供給する回路となる。
第１図は本発明の第１の実施例を示す回路図である。第
１図において１１．１！ＳはＰ型ＭＯ８７ＩＴでありＳ
１２はＮ型ＭＯ３？ＩＣＴである。Ｐ型ＭＯ３ＦＥＴ１
１．１５のソース電極は正極の電源電位＋ＶＤｆ）に接
続され、Ｎ型ＭＯｉ９１ＦＩＴ１２のソース電極は負極
の電源電位−ｖａｍに接続されている。Ｐ型ＭＯ８ＩＦ
ＫＴＩ １のドレイン電極はＮ型ＭＯＢＦＫ’ｌ’１２
のゲート電極に接続されているとともに本発明の電源電
位供給回路としての高電位出力１５となっている。Ｎ型
ＭＯ８ＦＸＴ１２のドレイン電極はＰ型ＭＯ３？Ｉ！：
Ｔ１１のゲー）’Ｉｃ極に接続されて−るとともに本発
明のｔ像電位供給回路としての低電位出力１６となって
いる。Ｐ型ＭＯ８ＦＫＴ１３のドレイン電極とゲート電
極は互いに接続されているとともにＰ型ＭＯ８Ｆ！！：
Ｔ１１のドレイン電極に接続されている。さて以上の回
路においてＰ型ＭＯ！９７ΣＴ１１とＮ型ＭＯ３？ＥＴ
１２が共にオン（ＯＮ）状態である高電位出力１５が高
電位、低電位出力１６が低電位の場合にはＰ型ＭＯ８Ｉ
！’ｌＴ１１とＮ型ＭＯ８ＩＦＥＴ１２が互いにオン状
態を強化しあうので安定状態となる。またＰ型ＭＯ３Ｆ
ＥＴ１１とＮ型ＭＯ９ＩＦＩＴ１２の少くとも一方がオ
ン状態であればそのドレイン電位が他方のＭＯ８ＩＦＩ
Ｔのゲート電極に達し、オンさせる方向に働くので２個
のＭＯ８ＰＥＴ１１．１２は共にオン状態で安定する。
１図において１１．１！ＳはＰ型ＭＯ８７ＩＴでありＳ
１２はＮ型ＭＯ３？ＩＣＴである。Ｐ型ＭＯ３ＦＥＴ１
１．１５のソース電極は正極の電源電位＋ＶＤｆ）に接
続され、Ｎ型ＭＯｉ９１ＦＩＴ１２のソース電極は負極
の電源電位−ｖａｍに接続されている。Ｐ型ＭＯ８ＩＦ
ＫＴＩ １のドレイン電極はＮ型ＭＯＢＦＫ’ｌ’１２
のゲート電極に接続されているとともに本発明の電源電
位供給回路としての高電位出力１５となっている。Ｎ型
ＭＯ８ＦＸＴ１２のドレイン電極はＰ型ＭＯ３？Ｉ！：
Ｔ１１のゲー）’Ｉｃ極に接続されて−るとともに本発
明のｔ像電位供給回路としての低電位出力１６となって
いる。Ｐ型ＭＯ８ＦＫＴ１３のドレイン電極とゲート電
極は互いに接続されているとともにＰ型ＭＯ８Ｆ！！：
Ｔ１１のドレイン電極に接続されている。さて以上の回
路においてＰ型ＭＯ！９７ΣＴ１１とＮ型ＭＯ３？ＥＴ
１２が共にオン（ＯＮ）状態である高電位出力１５が高
電位、低電位出力１６が低電位の場合にはＰ型ＭＯ８Ｉ
！’ｌＴ１１とＮ型ＭＯ８ＩＦＥＴ１２が互いにオン状
態を強化しあうので安定状態となる。またＰ型ＭＯ３Ｆ
ＥＴ１１とＮ型ＭＯ９ＩＦＩＴ１２の少くとも一方がオ
ン状態であればそのドレイン電位が他方のＭＯ８ＩＦＩ
Ｔのゲート電極に達し、オンさせる方向に働くので２個
のＭＯ８ＰＥＴ１１．１２は共にオン状態で安定する。
また、たまたま高電位出力１〉か低電位、低電位出力１
６が高電位の場合でＭＯ３Ｆ１１ｆＴ１１．１２が共に
オフ（ＯＩＦＩＦ）のとき、Ｐ型ＭＯ８ＩＦΣ’１’１
３により高電位出力１５は少くとも（Ｖｏｏ−Ｖｔｐ）
の電位以上にはなる。但し、Ｖ？ＰはＰ型ＭＯ８？に’
ｒのＸＬ／ッシ１ルド電圧である。するとＮ型ＭＯ８１
！ＫＴ１２がオンし、低電位出力１６は−Ｖａｓ＠位と
なるとともに、Ｐ型ＭＯ８ＦＫＴ１１はオンして高電位
出力１５が＋ｖＤＤ電位となって安定する、したがって
どのような場合でも結局はＰ型Ｍ０ＳＩＦＫＴ１１とＮ
型ＭＯ３ＩＦＫＴＩ ２が共にオン状態で安定し、高電
位出力１５からは＋ＶＤＤの電位、低電位出力１６から
は−ｙｍｓの電位が出力として得られる。
６が高電位の場合でＭＯ３Ｆ１１ｆＴ１１．１２が共に
オフ（ＯＩＦＩＦ）のとき、Ｐ型ＭＯ８ＩＦΣ’１’１
３により高電位出力１５は少くとも（Ｖｏｏ−Ｖｔｐ）
の電位以上にはなる。但し、Ｖ？ＰはＰ型ＭＯ８？に’
ｒのＸＬ／ッシ１ルド電圧である。するとＮ型ＭＯ８１
！ＫＴ１２がオンし、低電位出力１６は−Ｖａｓ＠位と
なるとともに、Ｐ型ＭＯ８ＦＫＴ１１はオンして高電位
出力１５が＋ｖＤＤ電位となって安定する、したがって
どのような場合でも結局はＰ型Ｍ０ＳＩＦＫＴ１１とＮ
型ＭＯ３ＩＦＫＴＩ ２が共にオン状態で安定し、高電
位出力１５からは＋ＶＤＤの電位、低電位出力１６から
は−ｙｍｓの電位が出力として得られる。
第２図は本発明の第２の実施例を示す回路図である。第
２図においては２１はＰ型ＭＯ３ＩＰｍ！：’１’であ
り、２２．２４はＮ型Ｍ０３７ＩＣＴである。
２図においては２１はＰ型ＭＯ３ＩＰｍ！：’１’であ
り、２２．２４はＮ型Ｍ０３７ＩＣＴである。
Ｐ型ＭＯ３？Ｅ’ｌ”２１のソース電極は＋ｙｎｏに接
続され、Ｎ型Ｍ ＯＳ ？ ＩＣＴ ２２ ＊ ２４の
ソース電極は−Ｖｓ８に接続されている。Ｐ型ＭＯ！９
１Ｆｍ７２１のドレイン電極はＮ型Ｍ（ｌ１７ＫＴ２２
のゲート電極に接続されているとともに本発明の電源電
位供給回路としての高電位出力２５となっている。Ｎ型
ＭＯ３１Ｆ１ｎＴ２２のドレイ、ン電極はＰ型ＭＯ３Ｆ
ＩＩｉＴ２１のゲート電極に接続されているとともに本
発明の１１！諒電位供給回路としての低電位出力２６と
なっている。Ｎ型ＭＯ８ＦΣで２４のドレイン電極とゲ
ート電極は互−に接続されているとともにＮ型ＭＯ８Ｆ
ＫＴ２２のドレイン電極に接続されている。さて以上の
回路においＭＯＢ７ＥＴ２１．２２は第１図の回路のＭ
Ｏ３ＦＥＴ１１．１２にそれぞれ相当し、Ｎ型ＭＯ３７
Ｅ’Ｊ’２４は第１図の回路のＰ型ＭＯ３ＩＰＥＴ１３
が１Ｐ型で＋ＶＤＤ側であったものをＮ型で−ｙ ａ
ｓ側に置きかえたものである。第１図のＭＯ８ＩＦＫＴ
１！５及び第２図のＭＯ８ＦＥＴ１４はそれぞれ第１図
のＭ ＯＳ ＩＦ Ｋ Ｔ １１ ｅ １２ 、第２図
のＭＯ３？１！１Ｔ２１．２２がすべてオフの状頭であ
った場合に少くとも一方のＭＯ８ＩＦＩＴをオンさせカ
ットオフ状態から脱は出すことを保証する為のものであ
るので同様の動作及び役目をする、したがって第２図の
回路も第１図の回路と同様にどのような場合でも結局は
ｐｇｍｏｓＩＰｘｒ２１とＮ型ＭＯ８？Ｅ’ｌ’２２が
共にオン状態で安定し、高電位出力２５からは＋ＶＤＤ
の電位、低電位出力２６からは−ｙｓａの電位が出力と
して得られる。
続され、Ｎ型Ｍ ＯＳ ？ ＩＣＴ ２２ ＊ ２４の
ソース電極は−Ｖｓ８に接続されている。Ｐ型ＭＯ！９
１Ｆｍ７２１のドレイン電極はＮ型Ｍ（ｌ１７ＫＴ２２
のゲート電極に接続されているとともに本発明の電源電
位供給回路としての高電位出力２５となっている。Ｎ型
ＭＯ３１Ｆ１ｎＴ２２のドレイ、ン電極はＰ型ＭＯ３Ｆ
ＩＩｉＴ２１のゲート電極に接続されているとともに本
発明の１１！諒電位供給回路としての低電位出力２６と
なっている。Ｎ型ＭＯ８ＦΣで２４のドレイン電極とゲ
ート電極は互−に接続されているとともにＮ型ＭＯ８Ｆ
ＫＴ２２のドレイン電極に接続されている。さて以上の
回路においＭＯＢ７ＥＴ２１．２２は第１図の回路のＭ
Ｏ３ＦＥＴ１１．１２にそれぞれ相当し、Ｎ型ＭＯ３７
Ｅ’Ｊ’２４は第１図の回路のＰ型ＭＯ３ＩＰＥＴ１３
が１Ｐ型で＋ＶＤＤ側であったものをＮ型で−ｙ ａ
ｓ側に置きかえたものである。第１図のＭＯ８ＩＦＫＴ
１！５及び第２図のＭＯ８ＦＥＴ１４はそれぞれ第１図
のＭ ＯＳ ＩＦ Ｋ Ｔ １１ ｅ １２ 、第２図
のＭＯ３？１！１Ｔ２１．２２がすべてオフの状頭であ
った場合に少くとも一方のＭＯ８ＩＦＩＴをオンさせカ
ットオフ状態から脱は出すことを保証する為のものであ
るので同様の動作及び役目をする、したがって第２図の
回路も第１図の回路と同様にどのような場合でも結局は
ｐｇｍｏｓＩＰｘｒ２１とＮ型ＭＯ８？Ｅ’ｌ’２２が
共にオン状態で安定し、高電位出力２５からは＋ＶＤＤ
の電位、低電位出力２６からは−ｙｓａの電位が出力と
して得られる。
第３図は本発明の第５の実施例を示す回路図である。第
３図において３１．３３はＰ型ＭＯ８？ＥＴであり、５
２．５４はＮ型ＭＯ５ＩＦＩＣＴである、Ｐ型ＭＯ８Ｉ
ＦＢ’Ｉ’３１．３５のソース電極は＋ Ｖ Ｄ Ｄ
Ｉｃ接続され、Ｎ型ＭＯ８ＦＩ！！Ｔ３２．！１４のソ
ース電極−ＶＳＳに接続されている。Ｐ型ＭＯ８ＩＦＥ
Ｔ３１のドレイン電極はＮ型ＭＯ８”ｌΣＴ３２のゲー
ト電極に接続されて−るとともに本発明の電源電位供給
回路としての高電位出力３５となっている。Ｎ型ＭＯ８
ＦＫＴ５２のドレイン電極はＰ型Ｍ０３１ＦＫＴ３１の
ゲート電極に接続されているとともに本発明の＃を源電
位供給回路としての低電位出力３６となっている。Ｐ型
ＭＯ３Ｆｌ！：Ｔ３３のドレイン電極とゲート電極は互
いに接続されているとともにＰ型ＭＯ３１Ｆ１！！Ｔ３
１のドレイン電極に接続されている。Ｎ型ＭＯｆ９Ｆ］
１ｔＴ３４のドレイン電極とゲート電極は互いに接続さ
れているとともにＮ型ＭＯ３ＩＦ］！ｉＴ！５２のドレ
インｔｍに接続されている。さて以上の回路はＭＯ３Ｉ
ＫＴ３１．５２のカットオフを保証する回路としてＰ型
ＭＯ８ＦＥＴｉ５５とＮ型ｕｏｓｙｍＴ３４の２個のＭ
Ｏ５ＩＦＦ８’ｌ’を用いたもので動作原理は第１図や
第２図の回路と同様である。
３図において３１．３３はＰ型ＭＯ８？ＥＴであり、５
２．５４はＮ型ＭＯ５ＩＦＩＣＴである、Ｐ型ＭＯ８Ｉ
ＦＢ’Ｉ’３１．３５のソース電極は＋ Ｖ Ｄ Ｄ
Ｉｃ接続され、Ｎ型ＭＯ８ＦＩ！！Ｔ３２．！１４のソ
ース電極−ＶＳＳに接続されている。Ｐ型ＭＯ８ＩＦＥ
Ｔ３１のドレイン電極はＮ型ＭＯ８”ｌΣＴ３２のゲー
ト電極に接続されて−るとともに本発明の電源電位供給
回路としての高電位出力３５となっている。Ｎ型ＭＯ８
ＦＫＴ５２のドレイン電極はＰ型Ｍ０３１ＦＫＴ３１の
ゲート電極に接続されているとともに本発明の＃を源電
位供給回路としての低電位出力３６となっている。Ｐ型
ＭＯ３Ｆｌ！：Ｔ３３のドレイン電極とゲート電極は互
いに接続されているとともにＰ型ＭＯ３１Ｆ１！！Ｔ３
１のドレイン電極に接続されている。Ｎ型ＭＯｆ９Ｆ］
１ｔＴ３４のドレイン電極とゲート電極は互いに接続さ
れているとともにＮ型ＭＯ３ＩＦ］！ｉＴ！５２のドレ
インｔｍに接続されている。さて以上の回路はＭＯ３Ｉ
ＫＴ３１．５２のカットオフを保証する回路としてＰ型
ＭＯ８ＦＥＴｉ５５とＮ型ｕｏｓｙｍＴ３４の２個のＭ
Ｏ５ＩＦＦ８’ｌ’を用いたもので動作原理は第１図や
第２図の回路と同様である。
以上述べたように本発明によればトランジスタのみの構
成によって電源電位を供給する回路が作れるので、電源
間に加わる静電気破壊を防ぐに充分なインピーダンスを
容易に小さなパターン面積で実現できるという効果があ
る。
成によって電源電位を供給する回路が作れるので、電源
間に加わる静電気破壊を防ぐに充分なインピーダンスを
容易に小さなパターン面積で実現できるという効果があ
る。
また同じくトランジスタのみの構成であるのでトランジ
スタの配列を基本とするゲートアレイ用集積回路にも用
いることが出来るという効果がある。
スタの配列を基本とするゲートアレイ用集積回路にも用
いることが出来るという効果がある。
また同じくトランジスタのみの構成であるのでゲート膜
の薄い製造プロセスや、シート抵抗の小さいポリサイド
、シリサイド、サリサイドを用いた製造プロセスも含め
て広範囲の製造プロセスに適用できるという効果がある
。
の薄い製造プロセスや、シート抵抗の小さいポリサイド
、シリサイド、サリサイドを用いた製造プロセスも含め
て広範囲の製造プロセスに適用できるという効果がある
。
また本発明の１回路によって高電位及び低電位の２本の
電源電位を同時に取り出せるという効果がある。
電源電位を同時に取り出せるという効果がある。
第１図、第２図、第３図は本発明のそれぞれ第１、第２
．第３の実施例を示す回路図、第４図は絶縁ゲート電界
効果型トランジスタの構造を示す断面図、第５図は従来
の゛Ｉｔ源電位供給回路の一例を示す回路図である。 １１．１！Ｓ、２１，５１．３５・・・・・・Ｐ型ＭＯ
８Ｅ Ｔ １２．２２，２４，５２．５４・・・・・・Ｎ型ＭＯ８
ＦｉＴ １５．２５．３５・・・・・・高電位出力１６．２６．
５６・・・・・・低電位出力１０１・・・・・・ゲート
電極 １０２・・・・・・ゲート膜 １０３・・・・・・ソース電極 １０４・・・・・・ドレイン電極 １０５・・・・・・基 板 以 上
．第３の実施例を示す回路図、第４図は絶縁ゲート電界
効果型トランジスタの構造を示す断面図、第５図は従来
の゛Ｉｔ源電位供給回路の一例を示す回路図である。 １１．１！Ｓ、２１，５１．３５・・・・・・Ｐ型ＭＯ
８Ｅ Ｔ １２．２２，２４，５２．５４・・・・・・Ｎ型ＭＯ８
ＦｉＴ １５．２５．３５・・・・・・高電位出力１６．２６．
５６・・・・・・低電位出力１０１・・・・・・ゲート
電極 １０２・・・・・・ゲート膜 １０３・・・・・・ソース電極 １０４・・・・・・ドレイン電極 １０５・・・・・・基 板 以 上
Claims (1)
- （１）ａ）半導体集積回路において、 ｂ）ソース電極を第１電源電位に接続した第１の導電型
の第１の絶縁ゲート電界効果型トランジスタと、 ｃ）ソース電極を第２電源電位に接続した第２の導電型
の第２の絶縁ゲート電界効果型トランジスタと、 ｄ）ソース電極を第１電源電位に接続した第１の導電型
の第３の絶縁ゲート電界効果型トランジスタとからなり
、 ｅ）前記第１の絶縁ゲート電界効果型トランジスタのド
レイン電極は前記第２の絶縁ゲート電界効果型トランジ
スタのゲート電極に接続され、 ｆ）前記第２の絶縁ゲート電界効果型トランジスタのド
レイン電極は前記第１の絶縁ゲート電界効果型トランジ
スタのゲート電極に接続され、 ｇ）前記第３の絶縁ゲート電界効果型トランジスタのド
レイン電極及びゲート電極は互いに接続され、かつ前記
第１の絶縁ゲート電界効果型トランジスタのドレイン電
極に接続されていることを特徴とする電源電位供給回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61246692A JP2554868B2 (ja) | 1986-10-17 | 1986-10-17 | 電源電位供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61246692A JP2554868B2 (ja) | 1986-10-17 | 1986-10-17 | 電源電位供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63100764A true JPS63100764A (ja) | 1988-05-02 |
| JP2554868B2 JP2554868B2 (ja) | 1996-11-20 |
Family
ID=17152205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61246692A Expired - Lifetime JP2554868B2 (ja) | 1986-10-17 | 1986-10-17 | 電源電位供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554868B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369312A (en) * | 1991-10-08 | 1994-11-29 | Hyundai Electronics Industries Co., Ltd. | Hot carrier protection circuit |
-
1986
- 1986-10-17 JP JP61246692A patent/JP2554868B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369312A (en) * | 1991-10-08 | 1994-11-29 | Hyundai Electronics Industries Co., Ltd. | Hot carrier protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2554868B2 (ja) | 1996-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |